为什么你的 Wafer Map 老偏？
发布时间：2026-05-26来源：半导体盒
晶圆图谱（Wafer Map）呈现的缺陷不对称问题，通常被判定为随机性生产设备故障。例如各类制程工序中，微粒意外附着在晶圆表面，都会造成此类不对称缺陷。本文介绍另一类缺陷成因：偏置沉积、刻蚀工艺引发的结构性缺陷（biased deposition or etch process）。工艺工程师难以判定晶圆特定半径位置出现的结构性缺陷根源，缺陷分布方向、位置杂乱时难度更高。晶圆成型阶段，径向方位、具体点位差异，会让各处工艺表现出现偏差。制程步骤不断叠加，会逐步放大晶圆不同位置的工艺细微差距；同时设备运行状态波动等工艺性能差异，也会造成晶圆内部结构不一致。本次研究通过在晶圆上模拟生成结构性缺陷，佐证点位差异诱发结构缺陷的原理，并依托虚拟工艺模型，剖析非对称晶圆缺陷的形成机制。借助 SEMulator3D 虚拟仿真技术，搭建翘曲晶圆上 Cu/TaN/Ta 金属叠层的三维工艺模型，建模完成后，对晶圆 49 个点位开展电学性能分析。模型采用各向异性 TaN/Ta 阻挡层与衬底层沉积工艺。受晶圆倾斜影响，高深宽比金属叠层区域的 TaN/Ta 沉积厚度出现差异化。为缩减模型变量，设定铜金属沉积无空洞、填充状态理想化。结合晶圆翘曲带来的倾角区别，对应构建 49 组三维模型。随后对模型进行电学仿真，检测各点位金属线路电阻值。模型内置蛇形金属线路，模拟同一半径、不同方位的翘曲晶圆电学特性。A、由晶圆翘曲导致的倾斜结构上的各向异性衬层/阻挡金属沉积；B、电阻提取仿真与截面分析。仅依据原始结构参数与工艺运行状态，即可搭建工艺行为模型，对工艺窗口外的器件性能、变化趋势进行预判。面对多原理、多工况的复杂制程，可拆解为独立工序并分别建模。该建模方式无法覆盖全部生产现象，但能够为工艺窗口优化提供有效参考依据。49 组三维模型数据显示，晶圆边缘区域受翘曲形变影响倾角极大。同一半径位置的晶圆区域，性能表现并不统一，根源为金属线路布局设计。高深宽比沟槽内进行各向异性沉积时，沟槽深度、倾斜角度会阻挡部分方位的物质沉积，最终造成晶圆不同区域的器件结构与电学参数产生偏差。本次模型中金属线路沿 X 轴排布，晶圆沿 X 轴小幅倾斜时，Ta/TaN 与铜层厚度差值极小，器件结构基本不受影响，X 轴边缘电阻数值稳定，符合设计标准。晶圆沿 Y 轴倾斜时，高深宽比沟槽侧壁会阻挡 Ta/TaN 沉积进程，Ta/TaN 沉积占比下降，致使线路电阻偏低，参数脱离设计规范。Y 轴边缘区域电阻数值超出电气合格范围。整片晶圆方阻区间为 40430~40438 欧姆每平方，Y 轴远端点位缺陷问题突出。晶圆整体因应力累积呈现规整圆形翘曲，但板面线路设计、工艺状态的区域差异，会让不同径向方位产生异常结构损伤。即便晶圆整体制程工艺均匀统一，翘曲引发的结构不对称，依旧会造成晶圆上下、左右区域性能失衡。运用工艺仿真技术，可清晰剖析晶圆点位性能异常对应的结构损伤机理。掌握缺陷形成原理后，工程师可针对性采取检测扫描、调整工艺窗口等手段，减少非对称缺陷，提升晶圆整体良品率。COMSOL | 借助 ChatGPT® 开展仿真建模
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