Samsung Electronics 半导体研究中心在 2026 VLSI Symposium 上发表了题为 《First Demonstration of 3D Stacked FETs at Gate Pitch of 42 nm Featuring Triple Stacked Nanosheet Channels for Advanced Logic Applications》 的论文。本文旨在以更易理解的方式说明这项研究的重要意义。晶体管架构一直在持续演进——从平面晶体管，到鳍式场效应晶体管，再到 Gate-All-Around 结构——每一代都提升了对电流进行更精确控制的能力。然而，若要在逻辑器件中实现进一步缩放，仅仅提升单个晶体管的控制能力还不够。同样重要的是，要找到更高效排列电子型和空穴型晶体管的方法。晶体管结构的革新之路: Planar FET → FinFET → GAA → 3D Stacked FET针对这一挑战，一个很有前景的答案是 3D Stacked FET。在传统设计中，电子型晶体管和空穴型晶体管并排放置在平面表面上。相比之下，3D Stacked FET 将这两类晶体管垂直堆叠起来。这种方法能够在相同占地面积内集成更多晶体管，为推进下一代逻辑器件缩放提供了一条新路径。在传统逻辑电路中，电子型晶体管和空穴型晶体管被布置在同一平面上并排排列。这种架构已经成功使用了数十年，并在实现当今高性能半导体器件方面发挥了关键作用。然而，随着对更高晶体管密度的需求持续增长，这种平面布置方式正面临越来越多的限制。城市可以作为一个有用的类比。当可用土地变得稀缺时，城市规划者最初会缩小建筑之间的间距，并更高效地利用道路和开放空间。然而，进一步的水平扩展最终会变得不切实际。到了这个阶段，解决方案就是向上建造。高层建筑通过利用垂直维度，在同一块土地上创造出更多可用空间。逻辑器件面临着类似挑战。将电子型晶体管和空穴型晶体管并排布置，只能实现一定程度的密度。若将它们垂直堆叠，就能在相同芯片面积内容纳更多晶体管。换句话说，3D Stacked FET 将晶体管的布置方式从二维平面扩展到了垂直维度。Gate-All-Around 架构天然支持向三维集成的这一转变。由于 Gate-All-Around 器件采用可形成多层结构的纳米片沟道，因此它为沟道的垂直堆叠与控制提供了技术基础。从这个意义上说，3D Stacked FET 并不是一条完全不同于 Gate-All-Around 的技术路线；更准确地说，它可以被视为将 Gate-All-Around 平台扩展到第三维度的下一步演进。平面型N型/P型晶体管布局与垂直堆叠式晶体管布局的对比
乍一看，3D Stacked FET 的概念似乎并不复杂。看起来仿佛只要把晶体管上下堆起来就可以了。然而在实际中，要实现这种结构，需要克服若干重大技术挑战。沟道是晶体管中电流流动的路径。如果沟道宽度不足，晶体管在开启时可能无法提供所需驱动电流，从而限制器件性能。3D Stacked FET 在缩小晶体管占地面积方面具有显著优势。然而，在缩小面积的同时，它也必须保持足够的载流能力。这项工作的关键成果之一，是在实现垂直集成的同时，在电子型晶体管和空穴型晶体管中都采用了 三重堆叠纳米片沟道。通过堆叠多层纳米片沟道，即使在极为紧凑的占地面积内，也能够保持有效沟道宽度。这表明，3D Stacked FET 不仅能够带来更高密度，还能够在垂直集成架构中提供足够的电流驱动能力。3D 堆叠场效应晶体管结构的横截面视图
3-2. 构建高质量电流通路：用于形成均匀硅晶体层的先进外延生长沟道宽度并不是决定晶体管性能的唯一因素。即使电流通路很宽，如果其中存在缺陷或结构不规则，电学性能仍可能下降。在多层纳米片架构中，沟道质量变得更加关键。层与层之间在厚度、形状或晶体质量上的细微变化，都可能导致电流流动不均匀，最终影响器件性能和一致性。这种情况类似于高速公路。即使道路很宽，如果路面不平整，或者不同路段的车道宽度差异明显，交通也无法顺畅通行。晶体管沟道也是同样的道理。均匀的沟道尺寸和高晶体质量，是实现稳定电流传输的关键。在 Gate-All-Around 器件中，纳米片沟道是通过生长薄的硅基晶体层形成的。在这项工作中，研究团队对外延生长工艺进行了精确优化，从而在多层堆叠结构中实现了高度均匀、无缺陷的纳米片沟道。这一成果不只是简单地把沟道堆叠起来。它证明了整个结构中都能保持一致沟道质量的能力，为未来 3D Stacked FET 技术的性能与一致性提供了关键基础。晶体层均匀性对比
3-3. 分离上下晶体管：Middle Dielectric Isolation3D Stacked FET 中的另一项关键技术，是能够清晰分离上层和下层晶体管。公寓楼可以作为一个有用的类比。虽然所有住户共享同一栋建筑，但每一层都通过天花板和地板彼此分隔，从而减少相互干扰。如果没有这种分隔，噪音和其他扰动就会很容易在楼层之间传播。3D Stacked FET 也是同样的道理。由于上层和下层晶体管彼此距离极近，因此必须有专门的隔离结构来防止不希望出现的电学相互作用。承担这一作用的就是 Middle Dielectric Isolation 层。Middle Dielectric Isolation 并不仅仅是一层简单的绝缘层。它还是分隔上下晶体管的关键边界，并为形成每个器件的栅极堆叠提供结构参考。电子型晶体管和空穴型晶体管需要不同的电学特性，因此也需要不同的栅极材料。在传统平面布局中，这些器件可以在制造过程中通过横向方式彼此分开。然而在垂直堆叠架构中，这两类器件直接位于彼此上方与下方，因此必须精确控制 Middle Dielectric Isolation 的位置和厚度。如果 Middle Dielectric Isolation 层过薄或位置不正确，上下晶体管之间就可能发生电耦合。反过来，如果该层过厚或不均匀，又可能使每个晶体管所需的栅极结构形成过程变得复杂。因此，Middle Dielectric Isolation 可以被看作与堆叠技术本身同样重要。在 3D Stacked FET 中，成功不仅取决于能否把器件堆叠起来，也取决于能否以精确方式将它们分离开来。3D堆叠场效应晶体管结构的横截面视图
这项工作一个特别重要的成果，是展示了 栅极间距仅为 42 nm 的 3D Stacked FET。栅极间距是指相邻栅极之间的距离，而缩小这一距离能够带来更高的晶体管密度。然而，随着栅极间距缩小，制造难度也会显著提高。沟道、栅极、源极/漏极区域、隔离层和接触结构，都必须在极其有限的空间内以极高精度形成。对于 3D Stacked FET 而言，挑战更大。除传统平面缩放要求之外，这类器件还需要实现晶体管的精确垂直堆叠与隔离。因此，展示 42 nm 栅极间距的 3D Stacked FET，其意义并不只是引入了一种新的晶体管架构。它还证明，3D Stacked FET 正在演进为下一代逻辑器件一条可行的技术路径。归根结底，晶体管的主要作用是控制电流。当晶体管关闭时，漏电流必须保持在最低水平；当晶体管开启时，必须有足够电流流动，以支持电路运行。同样重要的是，这些特性必须在同一片晶圆上的许多器件之间保持一致。在这项研究中，研究团队展示了 42 nm 栅极间距 3D Stacked FET 中电子型晶体管和空穴型晶体管的电流控制特性。三维堆叠场效应管的电流控制特性
此外，团队还通过比较晶圆上多个器件的电学特性，对器件一致性进行了评估。一致性是半导体制造中的关键要求，因为实际芯片生产依赖于数以百万计，甚至数以十亿计的晶体管表现出一致行为。三维堆叠场效应晶体管的电性能波动与工艺影响。a) 源漏外延工艺对关断电流-饱和漏极电流特性的影响；b) 底层源漏刻蚀形貌对关断电流-线性阈值电压特性的影响。
Gate-All-Around 是晶体管架构中的一项重大创新，它实现了对沟道更优异的静电控制。3D Stacked FET 则在这一基础之上，将 Gate-All-Around 概念进一步扩展到了垂直维度。如今，逻辑技术正在超越单纯把单个晶体管做得更小这一挑战。工程师还必须思考如何更高效地排列电子型晶体管和空穴型晶体管，如何形成具有高一致性的多层沟道，以及如何以高精度隔离垂直堆叠器件。通过展示 42 nm 栅极间距、三重堆叠纳米片沟道、先进外延生长工艺、Middle Dielectric Isolation 以及经过验证的电学性能，这项工作凸显了 3D Stacked FET 作为未来逻辑技术关键使能方案的技术潜力。逻辑半导体的未来，已不再局限于二维平面。创新的舞台，正在向第三维度扩展。
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