Lam Research | TSV 连接如何影响芯片良率？

发布时间：2026-07-01来源：半导体盒

来源：Lam Research。

文章介绍利用 SEMulator3D 建模分析背面供电连接电阻，并给出套刻与图形化优化窗口。

随着技术节点持续缩小，在减小占地面积的同时维持功耗和性能，正变得越来越具有挑战性。背面供电网络通过将供电网络移到晶圆背面来应对这一挑战。

什么是背面供电？

背面供电网络所要解决的问题，有点像让拥挤办公楼里的人更顺畅地通行。如果所有人都走前面的同一条走廊，那里就会变得十分拥挤，通行速度也会下降。但如果在后面再增加一条专门用于配送的走廊，前面的走廊就不会那么拥堵，整体运行也会更顺畅。芯片中的背面供电也是同样的道理：它让电力通过“后面的走廊”传输，从而减轻芯片正面的拥塞。

为了实现背面供电，nano-TSVs 会连接到埋入式电源轨 (BPR, buried power rails)。后者会把部分电源布线下移到芯片更深的位置。这样可以缓解正面布线拥塞，并改善信号完整性。

关键工艺挑战：套刻与图形化效应

尽管这种设计很有效，但它也引入了关键工艺挑战：

nano-TSVs 对准过程中的套刻偏差
图形化过程中的角部圆化

这些因素会直接影响 nano-TSVs 与埋入式电源轨的连接电阻，进而影响芯片性能和良率。

Semiverse Solutions 团队与 imec 的同事最近利用 SEMulator3D 中的预测性仿真，对背面供电技术工艺与性能进行了分析。Lam评估了 nano-TSVs 套刻和图形化效应对 nano-TSVs 电阻的影响，以识别可能的工艺优化量。

使用 SEMulator3D 对纳米穿硅通孔电阻进行建模

为了优化 nano-TSVs 与埋入式电源轨的连接，Lam 使用 SEMulator3D 的虚拟量测，对 cross-bridge Kelvin resistor 结构进行了电阻提取，因为这种结构可以把连接电阻与金属线本身的电阻贡献分离开来。

图1：BSM-TSV-BPR分段的开尔文电阻

左侧示意图展示的是 TSV line resistance，也就是测量通过 TSV 的完整电流路径电阻，其中包括 TSV 内部的铜导体，以及其顶部和底部的连接。右侧示意图展示的是 TSV Kelvin resistance，它将金属线电阻剥离出去，因此右图只测量 TSV 连接本身的电阻。

借助 SEMulator3D 的虚拟制造能力，Lam 对完整的工艺步骤序列进行了仿真，以在完整 cross-bridge Kelvin resistor 结构模型中重现实验中真实存在的工艺效应。

图 2 展示了 nano-TSVs 到埋入式电源轨的透射电子显微镜截面图，以及与之对应的工艺仿真结果。仿真准确重现了最终形成的 nano-TSVs 到埋入式电源轨的轮廓与形貌。

图2：BSM-nTSV-BPR透射电镜截面图与工艺仿真结果

为了超越理想化的圆柱形或多边形通孔，Lam 在 SEMulator3D 中仿真了完整工艺流程，从而捕捉真实轮廓细节。所建模的 cross-bridge Kelvin resistor 结构再现了观测到的 nano-TSVs 到埋入式电源轨截面，因此可以基于真实工艺几何形貌进行电阻提取，也提高了与电学测量结果对比时的相关性。

在这项研究中，Lam 同时仿真了 TSVs 图形化角部圆化效应，以及 TSVs 套刻效应。图 3 展示了使用 SEMulator3D 仿真的两种 nano-TSVs 图形化配置：一种没有角部圆化，另一种具有角部圆化。

图3：纳米硅通孔图形化圆角仿真的边缘位置误差（EPE）测量俯视图与三维视图

这些仿真对比了方形角和圆角 nano-TSVs 轮廓，并将套刻偏移从 0 扫描到 45 nm。

图 4：nano-TSVs 圆角建模与各类套刻（OVL）尺寸

仿真要点：关键发现

结果表明，圆角会提高器件对套刻引起电阻变化的敏感性，因此在建模中纳入真实图形化效应，对获得准确结果至关重要。

仿真结果显示，为了保证 nano-TSVs 与埋入式电源轨之间形成安全连接，nano-TSVs 的套刻偏差必须小于 30 nm。与方形截面相比，采用圆角结构时，nano-TSVs 到埋入式电源轨的连接对套刻问题更加敏感。因此，TSVs 图形化中的圆角效应十分关键，必须在任何电阻仿真中加以考虑。

随后，Lam 将基于真实轮廓的工艺仿真与虚拟电学仿真耦合起来，建立了一个具有预测能力的 nano-TSVs 到埋入式电源轨电阻模型。之后，Lam 又对低 nano-TSVs 电阻的工艺波动性进行了评估，同时还探索了埋入式电源轨接触面积优化，以及 nano-TSVs 套刻波动对 nano-TSVs 到埋入式电源轨链路电阻的影响。

图 5 展示了在 nano-TSVs 具有图形化圆角时，套刻偏差对电阻的影响。

图5：纳米硅通孔套刻误差对电阻的影响

仿真电阻结果还与实际 nano-TSVs 电阻测量结果进行了基准对比。仿真成功重现了测量分布中的最小值，从而验证了所建立的电阻模型。仿真结果表明，当 nano-TSVs 套刻偏差被限制在约 15 nm 时，可以实现更低的电阻以及更严格的控制。

结论：用预测建模获得更优工艺窗口

SEMulator3D 工艺建模在对通过 nano-TSVs 连接实现的背面对正面互连集成进行预测性工艺评估时，具有很高的实用价值。研究人员可以建立一个能够预测 nano-TSVs 到埋入式电源轨结构电阻的模型，并把真实工艺效应纳入其中。无论是 TSVs 图形化角部圆化，还是 TSVs 套刻效应，都可以被仿真，从而实现更真实的电阻预测，并评估工艺波动的影响。本研究开发出的预测性埋入式电源轨模型，可用于制定更优工艺窗口，并在埋入式电源轨尺寸进一步缩小时提升良率。

Assawer Soussou