科技焦点 | 李德毅等：解释摩尔定律和韬定律——从空间压缩到时间压缩的效能提升之路

从电子管到晶体管、分立元器件、集成电路，本质上是在做3件事：把器件做小，把连接做短，把系统做密。电子管体积大、功耗高、寿命和可靠性受限；晶体管把开关器件从真空管压缩为固态器件；集成电路进一步把分立器件、焊点和板级连接共同收进芯片，使原来由机柜、电路板和模块完成的功能逐步变成片上系统。

这种结构化压缩同时减少了连接路径、寄生参数和故障点。摩尔定律不是这条道路的起点，却把空间压缩在硅基集成电路时代转化为可持续的密度增长节奏。从认知物理学看，它主要体现物质可加工尺度下降和结构集成能力提高，即“物质−结构”维度的协同演进。

根据华为公开表述，韬定律以τ缩微作为半导体与电子系统演进的新指导原则，并提出在器件、电路、芯片和系统4个层级协同降低时延。器件级关注电阻、寄生电容和开关过程，电路级关注逻辑折叠与关键路径，芯片级关注软硬协同和端到端执行时间，系统级关注互联协议和通信时延。

但“定律”二字应当审慎使用。摩尔定律经过60余年产业实践，已经成为研发、制造和商业节奏的经验共识；韬定律则是2026年新近提出的企业技术原则，尚缺少跨企业采用、长期产品数据和独立测评。业内对其新颖性和影响也存在不同判断。文章沿用“韬定律”这一公开名称，但不把它与摩尔定律作成熟度对等的并列，而把它视为一个有待验证的τ缩微命题。

讨论时间缩微，首先要说明缩微什么。器件级开关时间和RC时间常数由材料、器件结构和负载决定；电路级关键路径延迟和时钟周期由逻辑深度、布线和时序收敛决定；芯片级存储访问和片上数据搬运时间与缓存层次、存储结构和数据流有关；系统级通信、同步和端到端执行时间还取决于协议、拓扑、调度和工作负载。各层级代表性指标见表2。

表2 多层级时间优化的代表性指标及其边界

Table 2 Representative metrics and boundaries of multilevel temporal optimization

这些指标虽然具有层级传递关系，却不能简单合并为一个τ。器件延迟会影响电路关键路径，电路延迟和存储访问时间会影响芯片任务执行时间，多芯片协同与通信协议又共同影响系统端到端时延。上层系统可以通过并行处理、流水线执行、缓存机制和任务调度部分隐藏下层延迟，也可能因排队、同步和拥塞增加等待时间。因而，韬定律若要形成可检验的工程规律，必须分别报告各层级指标及其测量条件，不能只给出一个抽象的“时间缩微”结论。

逻辑折叠可视为韬定律目前最直接的工程抓手。按照华为公开介绍，它试图突破传统平面布局边界，缩短关键路径走线，降低互连电阻和电容负载，并以更紧密的结构组织逻辑、存储和其他功能模块。从已有三维集成研究看，垂直互连和单片三维集成确有缩短部分连线、提高集成密度和改善局部通信的潜力。

认知物理学在这里提供的解释是：时间不能脱离结构单独优化。几何缩微通过缩短物理尺度间接改善时间；逻辑折叠则以关键路径和数据邻近性为目标重新组织空间结构，直接面向时间指标。但结构重组是否真正产生系统收益，仍取决于布局、时序、功耗、热、制造、良率和软件映射，不能由“折叠”这一形态本身推出。

主频提升是局部时间指标的缩短，系统级时间优化则要减少计算、存储、互联和调度之间的等待。后摩尔时代的关键问题往往不是孤立计算单元是否足够快，而是数据能否及时到达、不同处理单元能否同步、端到端任务能否在给定能耗内完成。韬定律的意义在于把这些原本分散的问题放到时间维度重新审视。

因此，文章所说的“从空间压缩到时间压缩”，不是由空间转向时间以后不再需要先进制程，而是效能优化维度的拓展：物质尺度和空间结构继续提供基础，电路、芯片和系统则更加自觉地优化关键路径、数据搬运、通信同步和端到端时延。

光子集成电路（Photonic Integrated Circuit，PIC）和硅光子的重要应用首先是高速互联，而不是用光全面替代电子计算。其主要优势在于高带宽密度、波分复用能力，以及在一定传输距离和带宽条件下降低单位比特传输能耗的潜力。对数据中心和人工智能计算集群而言，光互联可用于缓解芯片间、板间和节点间的数据搬运压力。

光互联的价值不能简单归结为“光传播得更快”。在芯片和封装尺度上，端到端时延还包括调制、探测、光电转换、协议和排队时间；激光源、耦合损耗、热调谐、封装和成本也会抵消部分收益。因此，光互联只是系统级时间优化的一条工程路径，其有效性应以带宽密度、能耗/bit、端到端时延和系统吞吐共同评价。

大模型和生成式人工智能使计算基础设施的瓶颈进一步从孤立算力转向数据流。参数、激活值、缓存、梯度、存储访问和多卡同步形成持续的数据搬运压力，系统常常不是算术单元“算不动”，而是数据“搬不动”、组件“等不起”、同步成本过高。

中央处理器、图形处理器、神经网络处理器、数据处理器、高带宽存储器、Chiplet和高速互联的价值，不是部件数量的简单叠加，而在于计算、存储和通信能否按照统一时间序协同。这里的时间优化表现为减少空等、缩短数据路径、降低同步开销，并提高端到端有效吞吐，它属于系统级工程问题，不能用单一时钟频率评价。

人脑皮层通过沟回折叠，使较大表面积的皮层能够容纳于有限颅腔之中，并改变脑区之间的空间邻近关系和连接布局。关于折叠形成机制，既有轴突张力假说，也有灰质相对扩张产生的受限生长和屈曲模型。这一自然结构启示：当平面展开受到边界约束时，分层、折叠和邻近组织可能改变空间利用方式和连接拓扑。

这种启示需要建立在生物神经系统与硅基芯片差异的基础上。两者在材料、信号机制、能量供给、容错方式和制造过程上根本不同，折叠对连接路径的影响也取决于具体拓扑。脑皮层折叠所提供的是“结构能够同时影响空间利用和时间过程”的仿生提示，可用于启发分层、邻近和折叠组织的工程思考。不同案例的尺度、对象、指标和局限见表3。

表3 空间与时间优化案例的作用尺度、机制及局限

Table 3 Scales, mechanisms, and limitations of spatial and temporal optimization cases

芯片不是只在空间中集成、在时间中运行，还必须由能量持续驱动。电能使晶体管完成开关、使存储状态发生变化、使数据沿互连移动；与此同时，动态开关、漏电、互连和存储访问均会产生能量耗散。最终需要从芯片和封装导出的是这些损耗转化形成的热。工程上更准确的目标是降低单位操作或单位比特能耗，提高有效计算所占的能量比例。

结构既规定信息传播路径，也规定功率密度分布和热传导路径。二维平面结构中的热源较为展开，三维堆叠和逻辑折叠则可能将计算单元和热源集中在更小体积。于是，信号路径变短不必然意味着热路径也变短。结构设计必须同时考虑信息路、供电路和散热路。

三维集成能够提高密度并缩短部分连线，同时也会提高体积功率密度、增加热阻并形成局部热点。已有研究把热管理视为三维集成可扩展性和可靠性的关键限制因素。热问题并不只表现为温度升高，还会通过材料膨胀失配、封装翘曲和热循环影响互连与封装寿命。

温度和电流密度还会影响电迁移等失效过程。经典电迁移研究已经表明，导体寿命与温度、电流密度和材料结构密切相关。因此，时间缩微若以更高功率密度、更严重热点或更短可靠寿命为代价，就不能被视为完整的效能提升。韬定律能否从技术原则发展为长期工程规律，必须同时回答“能否更快”“是否更省”“能否散热”“能否长期稳定工作”。

韬定律需要建立分层级、可复现的评价体系。器件和电路层应报告开关时间、RC负载、关键路径、频率、面积和功耗；芯片层应报告存储访问、数据搬运、任务时延和能耗；系统层应报告通信时延、同步开销、端到端时间、吞吐和利用率。与此同时，还应报告功率密度、结温、热阻、良率、成本和寿命相关可靠性。

只有在明确工作负载、制造条件和对照基线的情况下，才能判断某种结构重组究竟是在压缩某一局部时间，还是改善系统整体效能。跨代产品和跨企业的长期数据，才可能使τ缩微从技术主张逐步形成产业经验。认知物理学四要素的作用，是提醒评价不能只看一个时间数字，而要同时考察物质、能量、结构和时间之间的约束。

摩尔定律与韬定律之间不宜被描述为一个规律取代另一个规律。先进制程、晶体管结构和几何缩微仍然决定芯片的基础能力；逻辑折叠、先进封装、光互联和异构协同则把优化对象拓展到关键路径、数据搬运和系统通信。更准确的表述是：后摩尔时代的缩微范式由几何尺度主导，走向几何缩微与多层级时间优化并行。

这条逻辑链条可以概括为：几何缩微曾同时释放空间密度和局部时间红利；登纳德缩放失效后，主频增长受到功耗和散热约束；互连墙和存储墙使系统等待更加突出；因此，结构重组和系统协同成为新的优化重点。韬定律把这一趋势概括为τ缩微，但它不是这些技术方向的唯一来源，也不能覆盖所有后摩尔路径。

四要素框架提供了跨层级的解释视角：几何缩微主要改变物质尺度和结构密度，多层级时间优化则通过结构重组和系统协同降低不同层级的等待；能量既驱动这些过程，也以功耗和热的形式设置约束。由此，器件、电路、芯片和系统得以置于同一问题链条中观察，既呈现各层级的独立规律，也揭示它们在效能演进中的耦合关系。

四要素框架的价值在于形成从器件到系统的统一问题链条，并为不同技术路径建立共同的观察维度。脑皮层折叠提供结构组织的仿生启示，光互联和异构协同展示系统级时间优化的工程路径，企业公开资料则呈现韬定律的提出背景和技术主张。其进一步发展仍需器件模型、电路仿真、芯片实测、系统基准测试，以及长期制造和可靠性数据支持。