2026年8月27日，Diraq发布白皮书《The Case for Silicon》，介绍其硅MOS自旋量子计算架构，以及面向2029年和2031年的系统指标。

图 ：Diraq设想中的数据中心级量子计算系统

来源：Diraq官方网站/白皮书发布页

白皮书首先列出实用级量子计算需要同时满足的四项要求。

• 可扩展：2031年在单颗硅芯片上集成超过200万个物理量子比特。

• 经济：规模化后的系统成本目标低于每个物理量子比特1美元。

• 可部署：把容错量子处理单元安装在机柜级低温系统内，并接入标准数据中心基础设施。

• 高吞吐：系统每分钟完成100万次纠错后的量子操作。

按照路线图，Diraq计划在2029年使用单颗芯片容纳15万个物理量子比特，并通过量子纠错编码至多1000个逻辑量子比特。该系统的工作时钟为1 MHz，每次操作能耗约1微焦。到2031年，单芯片物理量子比特数将超过200万个，逻辑量子比特目标为1万至2万个，工作时钟提高至5至10 MHz。

图：Diraq的2029与2031年实用级量子计算目标
来源：Diraq《The Case for Silicon》，第6页

目前已经公开演示的硬件规模是8个物理量子比特。2026年7月，Diraq与imec在300毫米CMOS兼容工艺制造的线性阵列上完成8个硅MOS自旋量子比特的相干操控和读出。

因此，距离路线图中的百万级规模仍十分遥远。要在五年内跨越这道鸿沟，晶圆良率、低温控制、芯片互连、电子穿梭和量子纠错必须同步取得进展。

从MOS晶体管到自旋量子比特

Diraq于2022年从新南威尔士大学（UNSW）分拆成立，其技术基础源自Andrew Dzurak团队长期开展的硅MOS量子点研究。早在2015年，该团队便在硅基体系中实现了双量子比特逻辑门；2017年进一步提出面向大规模集成的硅CMOS量子计算架构；2018年又演示了可编程的双量子比特硅量子处理器。

在此基础上，Diraq持续推进硅自旋量子比特向工业化制造工艺发展。2025年，Diraq与imec报告了采用300毫米工业兼容工艺制造的硅自旋量子比特器件。在论文测试的4个器件中，单比特门和双比特门保真度均超过99%，状态制备与测量保真度最高达到99.9%。2026年公布的8比特实验则继续沿用了这一制造平台。

图：从经典晶体管到硅自旋量子比特：栅极用于定义量子点、囚禁单电子
来源：Diraq《The Case for Silicon》，第13页

量子比特的自旋状态不能直接测量。Diraq先把自旋信息转换为电荷状态，再由单电荷传感器读出。白皮书中的量子逻辑单元由三类结构组成：保存电子自旋的量子比特点、在阵列中移动电子的穿梭点，以及负责读出的电荷传感器。

这些结构被组合为可重复排列的单元。不同数量和形状的单元可以放在同一张300毫米晶圆上，用于测试不同阵列设计。书中称，一张晶圆可同时制造数十颗相同的量子逻辑芯片。[1]硅材料还需要进行同位素处理。天然硅中约5%为带有核自旋的硅-29，会缩短电子自旋的相干时间。Diraq在晶圆表面使用纯化硅层，把硅-29浓度降至0.02%以下。

QLU负责量子逻辑，QCU负责低温控制

Diraq把低温硬件分为量子逻辑单元QLU和量子控制单元QCU。

图：Diraq规划中的QLU/QCU共封装：量子逻辑芯片与低温CMOS控制芯片协同扩展
来源：Diraq《The Case for Silicon》，第15页

QLU是保存和处理量子信息的硅自旋芯片，计划工作在约1 K。QCU位于相邻温区，使用低温CMOS电路在约4 K工作。两颗芯片承担不同功能，并通过低温互连交换控制和读出数据。

QCU接收编译后的量子程序，把逻辑指令转换为电压脉冲和电磁波形。它还负责放大电荷传感器产生的微弱信号、监测量子比特参数、更新校准数据，并把读出结果送往室温经典计算设备。

Diraq计划在后续系统中对QLU和QCU进行共封装。QLU继续使用纯化硅和面向长相干时间设计的电极；QCU使用商业cryo-CMOS晶体管。温区分离用于限制控制电子学产生的热量，封装则用于缩短控制线、降低延迟和热泄漏。

工作温度是影响量子计算系统制冷功耗的重要因素。书中估算，在约1 K温区移除1 W热量，所需的制冷输入功率低于200 W；而在约10 mK温区移除相同热量，则可能需要数千瓦甚至更高的输入功率。因此，提高量子器件的工作温度，有助于显著降低大规模量子计算系统的制冷负担。

在Diraq提出的系统架构中，QLU与QCU共同构成低温量子处理单元，并通过高速数字链路与室温GPU和ASIC连接。该链路的传输能耗低于0.1 pJ/bit，室温计算设备则主要承担量子纠错解码、任务编排以及运行时软件等功能。

基于这一架构，Diraq估算，对于包含数百万个物理量子比特的大规模系统，量子子系统所需的制冷输入功率可控制在125 kW以内，室温经典计算部分的功耗约为200 kW，整套设施的总功率约为300 kW。

书中提出了两种部署方案。一种是自包含式部署，即将制冷设备与量子处理单元集成在同一设施内，整体占地面积约为50平方米；另一种是采用共享低温制冷站，将制冷系统与量子计算设备分离，可将单套量子系统本体的占地面积缩小至约20平方米，同时支持多套量子计算机共享制冷能力，从而提高基础设施利用效率。

电子穿梭为qLDPC提供长程连接

书中把纠错吞吐量归结为两个硬件条件：量子门速度和量子比特连接方式。

Diraq引用其2025年实验数据称，硅自旋双量子比特门的操作时间为100至500纳秒。纠错循环需要连续执行双量子比特门、测量和反馈，门操作时间会直接影响一个纠错周期的长度。

表面码主要使用固定的近邻连接。Diraq在白皮书中采用的表面码资源估算需要数千个物理量子比特编码一个逻辑量子比特。而qLDPC码使用更复杂的连接关系，可以降低物理量子比特开销。Diraq给出的架构估算为每个逻辑量子比特使用约110至220个物理量子比特。 

与：表面码依赖近邻交互；qLDPC可降低编码开销，但要求长程连接
来源：Diraq《The Case for Silicon》，第19页

为实现qLDPC所需的长程连接，Diraq计划在量子点阵列中穿梭电子。电子从一个量子点移动到另一个量子点后，可以与原本不相邻的量子比特发生交换相互作用。相同的芯片布局因而可以支持近邻表面码和需要长程连接的qLDPC码。

纠错产生的测量数据将由专用经典解码器处理，解码器通过高带宽链路连接QCU，接收测量结果并把校正指令返回控制逻辑。并要求这条反馈链路在百万比特规模下保持亚微秒级延迟。

2031年系统的纠错指标包括：1万至2万个逻辑量子比特，逻辑错误率10^-17，逻辑门深度10^12，逻辑纠错周期0.8至3微秒，逻辑门时间30至125微秒。

不同技术路线的公开进展

下表分别记录当前硬件规模、已经公开的逻辑层结果和远期目标。阵列、单颗芯片和整机QPU属于不同硬件对象；不同机构采用的纠错码和逻辑比特定义也不相同。

表1：主要量子计算路线的硬件规模、逻辑层进展与容错目标

来源：光子盒研究院

表中数据来自各机构官方路线图、论文和产品发布。

“逻辑比特”还没有统一的商品规格。量子纠错码、码距、物理噪声、纠错循环是否完整、可承受电路深度都会改变这个数字的含义。按已公开实验结果看，Diraq仍在小规模物理阵列阶段，Quantinuum、Google以及Microsoft与Atom Computing已经发布逻辑层演示。按2031年的公司目标看，Diraq给出的单芯片规模最激进。

白皮书列出的当前结果与远期目标

Diraq的200万比特目标建立在一串明确假设上：300毫米工艺继续扩大阵列，低温CMOS接住百万级控制，电子穿梭提供长程连接，qLDPC降低编码开销，解码器在微秒尺度完成反馈。 

图：从材料模拟到流体力学，不同应用所需的逻辑比特、操作数和完成速度跨越多个数量级
来源：Diraq《The Case for Silicon》，第22页；图中数据改编自DARPA Quantum Benchmarking研究

行业无需等到2031年才判断它。接下来的晶圆会提供更直接的证据：阵列规模、器件良率、参数离散度、穿梭保真度、低温控制功耗，以及逻辑错误率能否随编码增强而下降。

Diraq下一次更新时，最有说服力的数字会是8之后的阵列规模，以及与它一同公布的良率和错误曲线。那时，人们才能判断200万是一条正在铺设的制造路径，还是路线图右端的一枚坐标。