在原生连接结构与表面码不匹配的量子硬件上，证明表面码量子存储器会随码距增加而进入亚阈值扩展，仍是容错量子计算面临的核心挑战。连接受限会引入额外路由与空闲等待，使物理错误在纠错周期内继续累积，因而增大编码并不必然带来更低逻辑错误。

近期，美国南加州大学等组成的研究团队在《Nature Communications》发表题为“Surface code scaling on heavy-hex superconducting quantum processors”（重六边形超导量子处理器上的表面码扩展）的研究论文。Arian Vezvaee与Cesar Benito为论文共同第一作者，Arian Vezvaee同时也是论文通讯作者。

研究团队在IBM Heron重六边形超导处理器上，将低深度“折叠-展开”映射与动态解耦相结合。实验显示，(3,5)和(5,3)表面码分别增强了对相位翻转错误和位翻转错误的保护。同时纠缠保真度分析表明，当前器件尚未实现对任意输入态都成立的整体亚阈值扩展。并且针对不同空闲间隔优化动态解耦，是公平比较不同码距性能的关键。

背景

量子纠错把逻辑信息分散编码到多个物理量子比特中，并通过稳定子测量识别错误。表面码因具有较高容错阈值、主要依赖局域连接，成为最受关注的拓扑量子纠错方案之一。

所谓“亚阈值扩展”是指物理错误率低于阈值后，逻辑错误率随码距增加而持续下降；只有新增的纠错能力能够压过更多量子比特、量子门和电路深度带来的故障机会，扩展才真正有效。

已有表面码扩展实验大多依赖硬件连接与代码几何结构的良好匹配。IBM Heron采用低连接度的重六边形结构，虽有助于缓解频率拥挤、串扰和布线压力，却不能直接承载表面码所需的方格连接。额外路由会加深电路并延长空闲时间，使相干串扰和时间相关退相干更加突出。因此，该研究需要协同设计代码映射、调度、动态解耦和性能判据。

理论方法

（一）各向异性码距与公平比较

论文分别考察表面码对位翻转错误和相位翻转错误的保护能力。受芯片规模限制，实验无法直接完成从(3,3)码到(5,5)码的完整各向同性扩展，因此研究团队选择比较(3,3)、(3,5)和(5,3)三种编码。

其中，(3,3)码需要37个物理量子比特，另外两种编码各需要65个物理量子比特。每个较大码都包含三个可实现(3,3)码的子晶格，研究团队既比较较大码与三个子晶格的平均性能，也与其中表现最佳的子晶格比较，以减少芯片局部质量差异造成的偏差。

（二）折叠展开映射与桥接辅助量子比特

针对重六边形结构的低连接度，团队没有把每个远程受控非门直接分解成一串完整交换门，而是先用一层受控非门把权重4稳定子折叠为权重2算符，再通过桥接量子比特和检查辅助量子比特测量该权重2奇偶校验，最后用连续受控非门将其展开回原稳定子。

相邻纠错轮次之间可以合并和抵消大量受控非门；同时取消辅助量子比特的物理复位，改由软件根据前一轮测量结果更新解释。最终稳定子测量电路的紧凑深度为7。受并行度限制，每轮只能测量一半稳定子，所以两个稳定子轮次构成一个完整量子纠错周期。

（三）动态解耦与噪声模型

动态解耦通过在空闲窗口内施加精心设计的脉冲序列，平均掉缓慢变化的环境噪声和残余耦合。研究团队不仅对数据量子比特施加动态解耦，也覆盖检查辅助量子比特和桥接量子比特。

由于不同空闲窗口的长度不同，统一使用同一脉冲序列反而可能积累控制误差，因此团队为不同类型的空闲窗口分别筛选和优化稳健脉冲序列。解码器使用Stim生成电路模型，并采用最小权完美匹配方法推断最可能发生的错误。用于解码的非均匀电路级噪声模型包含门退极化、能量弛豫、相位退相干以及测量比特翻转。

（四）纠缠保真度判据

为判断不同码距的表面码是否实现亚阈值扩展，研究团队首先检验了常用的单参数抑制因子模型。这类模型要求噪声在不同量子纠错周期中基本不变，同时还需要忽略部分逻辑噪声特征以及量子态制备与测量误差。由于实验数据并不满足这些条件，因此并没有采用这类模型作为主要结论依据。

研究团队转而采用纠缠保真度评估方法，综合四个可直接制备和测量的逻辑态，逐周期衡量量子存储器对任意输入态的保护能力。初始校准数据用于扣除量子态制备与测量误差。比较不同码距时，研究团队还分别选取使用或不使用动态解耦时表现更好的配置，再比较较大码与较小码的纠缠不保真度。只有较大码在各个周期都保持优势，才被视为可靠的亚阈值扩展证据。

实验方案

论文的硬件实验主要在IBM的156量子比特Heron处理器ibm_aachen上完成，并用ibm_marrakesh进行补充验证。

研究团队制备了四个逻辑本征态。初始周期由两个稳定子轮次完成逻辑态投影，同时校准量子态制备与测量误差；随后继续测量至第九个量子纠错周期，并在末尾以相应基测量全部数据量子比特。

实验共覆盖十个周期，总演化时间约80微秒，相当于20个嵌入式折叠-展开稳定子读出轮次。在ibm_aachen上，最长电路深度超过140，包含约2200个纠缠门。

图1 重六边形结构上的表面码

在实际数据处理流程中每个实验数据点都在候选动态解耦配置和解码器噪声参数上进行搜索，并报告逻辑错误概率最小的结果。较大码所覆盖的三块(3,3)子晶格分别测量后求算术平均，同时保留最佳子晶格作为更严格参照。

由于(3,5)和(5,3)沿不同空间方向增长，所使用的物理量子比特、耦合器、能量弛豫时间、相位退相干时间和原生门误差不同，文中并没有直接比较两种较大码谁更好，而是让它们各自与同一区域内的(3,3)子码比较。

研究成果

（一）各向异性扩展实现方向性逻辑错误抑制

在优化动态解耦之后，(3,5)码对相位翻转错误提供了更强保护，因此X基逻辑态的错误概率低于相应三个(3,3)子晶格的平均值；(5,3)码则对位翻转错误提供了更强保护，使Z基逻辑态得到改善。这一优势在最多九个量子纠错周期内保持，且在前几个周期中，较大码还可优于表现最佳的单个(3,3)子晶格。

三参数模型给出的基依赖抑制因子进一步量化了这一结果。相对于(3,3)子晶格的平均值，(5,3)码在两个Z基逻辑态上的抑制因子均为1.46；(3,5)码在两个X基逻辑态上的抑制因子分别为1.23和1.24。即使改用表现最佳的(3,3)子晶格作为参照，相关比值仍略高于1，说明沿新增码距方向确实出现了亚阈值改进。

图2 逻辑错误概率结果

（二）单基改进不等于整体逻辑通道进入亚阈值

各向异性扩展只增加一个方向的码距，却同时增加所有逻辑态经历的电路宽度和深度。因此，与增长方向正交的逻辑基只承担额外电路噪声，没有得到更高码距的保护。把四个可访问逻辑态全部纳入后，基平均的抑制因子反而为0.67（(5,3)码）和0.77（(3,5)码），均低于1。研究人员据此明确区分“方向性的基依赖改进”和“对任意输入态成立的整体亚阈值扩展”。

纠缠保真度分析给出同样结论：在ibm_aachen上，经过量子态制备与测量误差校正，并为各码分别优化动态解耦之后，较大各向异性码的纠缠不保真度通常高于(3,3)码，因此没有观察到整体、与输入态无关的亚阈值扩展。

图3 纠缠保真度分析

（三）优化后的纠缠保真度揭示伪亚阈值结论

如果直接把不使用动态解耦的较大码与其他配置比较，两个处理器上的结果都可能看起来已经实现整体亚阈值扩展。问题在于动态解耦对(3,3)小码的帮助往往更大。公平的阈值检验必须先为每种编码分别选择使用或不使用动态解耦时表现更好的配置，再比较它们的纠缠不保真度。完成这一优化后，ibm_aachen上原本看似存在的整体亚阈值信号随之消失。

在ibm_marrakesh上，整体亚阈值改进只在实验后段出现，统计证据仍然有限。从第五个量子纠错周期开始，较大码逐渐表现出优于较小码的趋势；到第六个周期以后，这一优势更加明显。不过，在百分之九十五的置信水平下，只有第九个周期达到统计显著。因此，该结果仅表明实验开始显现跨越阈值的可能性，尚不足以证明已经实现稳定、贯穿多个周期的指数级错误抑制。

图4 表面码扩展分析

（四）动态解耦主要压制Z偏置噪声

实验在所有Heron处理器上都识别出两个主要误差源：可调耦合器产生的相干纵向耦合串扰，以及空闲间隔中的非马尔可夫相关退相干。

二者都会使相位翻转型逻辑错误占据主导。动态解耦对X基逻辑态的改善显著，而对Z基逻辑态几乎没有影响，这与其主要抑制相位噪声的作用一致。动态解耦对(3,5)码的帮助也大于对(5,3)码的帮助，因为前者的目标正是增强对相位翻转错误的保护。

该结果说明，纠错与误差抑制不能被视为互相替代的两条路线。动态解耦先去除表面码难以有效处理的相干、缓慢变化和时间相关噪声，表面码再纠正剩余的近似马尔可夫随机错误。只有先把不同码距下的动态解耦都优化到各自最佳状态，码距扩展带来的收益才具有可比性。

图5 动态解耦的作用

团队积累与相关进展

这项工作的代码映射直接延续了团队2025年发表于《Quantum》的理论研究《Comparative study of quantum error correction strategies for the heavy-hexagonal lattice》（重六边形晶格上的量子纠错策略比较研究）。

该研究系统比较了重六边形架构上的表面码交换门映射、原生子系统码和周期驱动码，并在多种电路级噪声模型下得出结论：经过优化的交换门表面码映射只需较小的额外开销，是近期在IBM设备上展示量子纠错优势的有力方案。

此次Heron实验把这一理论方案推进到真实硬件，并加入复位消除、桥接辅助、实际调度优化、动态解耦和多周期逻辑性能评估。

近年来，表面码量子纠错连续取得重要进展。Google Quantum AI在Willow超导处理器上实现了码距从3增至5、再增至7时的持续错误抑制，证明表面码量子存储器能够在纠错阈值以下运行。此后，动态表面码实验利用六边形连接等三类时间动态电路实现了码距从3到5的错误抑制，进一步降低了表面码对固定方格连接和特定量子门的依赖。

中国科学技术大学潘建伟、朱晓波、彭承志团队则基于107比特“祖冲之3.2号”超导量子处理器，在码距为7的表面码上实现低于纠错阈值的量子纠错，错误抑制因子达到1.4。其全微波量子态泄漏抑制架构有效抑制了泄漏错误，并凭借频分复用优势，为减少控制布线和提升大规模量子处理器的可扩展性提供了新路径。

总结与展望

总体来看，该研究在IBM Heron重六边形处理器上验证了表面码的方向性扩展。为解决硬件连接结构与纠错码不匹配的问题提供了新的技术路径，也为非原生连接架构进一步实现可靠的量子纠错奠定了基础。

面向未来，表面码实验还需要在更大规模器件上同步推进物理错误与串扰抑制、低延迟实时解码，以及逻辑门和格手术等关键能力，使更高码距真正转化为稳定的整体逻辑优势。

随着动态表面码、可重构量子比特阵列和跨平台纠错方案不断发展，如何让硬件连接、编译调度、噪声抑制和纠错协议共同设计，将成为从高质量逻辑存储器走向多逻辑量子比特容错计算的关键。

[1]https://www.nature.com/articles/s41467-026-76090-6

[2]https://www.hpcwire.com/off-the-wire/quantum-elements-and-usc-demonstrate-surface-code-scaling-on-ibm-heron-processors/

[3]https://quantum-journal.org/papers/q-2025-02-06-1623/