GUC 案例 I 如何分析 TSMC SoW-X 上xa0212G SerDesxa0的信号完整性？

随着


AI


和高性能计算（High Pe


rf


ormance Compu


ti


ng，HPC）应用需求的不断增长，单片裸片尺寸已触及光罩极限，2.5D 高级封装变得愈加重要。为保持计算性能持续增长，高级封装技术也在不断发展。

台积电系统级晶圆（TSMC-SoW-X）技术正是在这一背景下提出的新一代高级封装方案，而想要利用这一技术进行设计，则同时需要可靠、高效的高性能电磁分析工具。

利用 Clarity 3D Solver 对 200G 以上的 SerDes 互连和 PDN 进行设计优化

在


Cadence


LIVE 2026 用户大会上，Cadence 客户 Global Unichip Corp（GUC）发表了演讲，探讨如何

利用 Clarity 3D Solver 和 Sigrity X Powe


rS


I 分析技术，对 TSMC SoW-X 平台上的高速关键 IP 进行


信号


完整性（SI）与


电源


完整性（


PI


）


仿真


，包括 212G 串行器/解串器（SerDes）、GUC 的通用芯粒互连技术（GUCIe）D2D 6


4G


等

。

演讲中提供了一个具体案例，


展示如何使用 Clarity 3D Solver 分析 SoW-X 上 212G SerDes 的信号完整性。


通过该工具提供的可视化电磁场，微型凸块 (μBump) 和球栅阵列（BGA）


接口


处的近端串扰（NEXT）从约 -46dB（未达 -65dB 的规定要求）增强至约 -74dB（达到规格要求），而远端串扰（FEXT）从约 -27dB（未达 -40dB 的规格要求）优化至约 -60dB（达到规格要求）。

第三方


EDA


与 Clarity 3D Solver 之间的 S 参数相关性

下图比较了 Clarity 3D Solver 提取的 S 参数与第三方 3D 全波求解器提取的 S 参数，结果显示两种方法的趋势非常相似。

在 53GHz 的最差情况下，


SD


D21/SDD11 的差异在大约 0.6dB 以内，而在 53GHz 下，NEXT/FEXT 的差异在 0.2dB 以内。值得注意的是，与第三方 3D 全波求解器相比，Clarity 提取技术不仅提供类似的结果，而且在处理包含数十个 SerDes 物理层（PHY）的场景时，运行时间缩短了大约 15%。

SerDes 212G PDN 环路电感分析和优化

针对 212G SerDes 电源分配网络（PDN），

GUC 设计人员利用 Sigrity X PowerSI 技术解决了 PDN 问题，将最坏情况下的电源域的环路电感从 337pH（规格上限为 300pH）优化至 287pH，使其符合规格

。从正面再分布层（RDL）到背面对 PDN 进行优化后，所有五个电源域均达到环路电感 <300pH 的规则要求，具体如下图所示。

结论

TSMC SoW-X 是一种新型高级封装和异构集成技术，通过提升计算性能、节省功耗、优化面积等优势，同时将 μBump 与 BGA、局部硅互连（LSI）、RDL、PDN 和稳压模块（


VR


M）紧密集成，满足了 HPC 和 AI 应用需求。本次演讲中讨论的优化策略（例如，主要布线、BGA 区域、平面和过孔）为 SoW-X 设计集成提供了见解和指导。

GUC 使用 Cadence 多物理场解决方案，如 224G-SerDes、UCIe-64GT/s、HBM4 和 SoC 逻辑核心电源轨，成功满足了 200G 以上 SerDes 设计的 SI/PI 规则；本次演讲中提及的信号/电源完整性分析已通过 Cadence Clarity 3D Solver 和 Sigrity X PowerSI 得到充分验证。