2.5D/3D堆叠IC封装应用组合解构：从存储主导到异构集成的演进逻辑

Yole Intelligence对2.5D/3D堆叠IC封装应用组合的追踪数据，揭示的并非一幅“百花齐放”的技术图景，而是一个高度不均衡、且这种不均衡正在被系统性重塑的市场结构。CIS HB、3D NAND、HBM与3DS四项技术合计占据了2023—2029年间绝大部分的封装体量份额，其中CIS HB与3D NAND长期构成量的基座，HBM则是指数级增长的变量。但更值得解读的信号来自增速的两极：CBA DRAM从0起步，以近千倍的CAGR冲向2029年；而CIS TSV从31.64%持续收缩至21.94%，被CIS HB逐步替代。这一“一升一降”之间，隐藏着2.5D/3D封装价值重心从“感知与存储的基础堆叠”向“算力—存储紧耦合”迁移的核心线索。理解这一组合，不能停留在份额排序上，而需要追问：每一项技术因何被选择、被替代，以及它们在同一封装体内如何走向共存与融合。

一、主导应用的份额逻辑：为何是CIS、3D NAND、HBM与3DS

CIS HB在2023年以57.55%的份额占据应用组合的绝对首位，这一数字容易被误读为“CIS代表了2.5D/3D封装的技术前沿”。实际上，CIS HB的高份额源于其晶圆对晶圆混合键合的工艺成熟度与消费电子出货量级的叠加。混合键合在CIS领域已实现大规模量产多年，以铜—铜直接键合取代传统TSV加微凸块方案，在像素层与逻辑层之间实现了更短的互连距离和更低的寄生效应。其结果是CIS封装在智能手机多摄渗透和车载视觉需求推动下，以成熟的W2W产线持续输出巨量单元——高份额反映的是“量产深度”，而非“技术难度峰值”。

3D NAND位居第二，2023年份额30.64%，且预计到2029年将回升至37.62%的区间。这一回升并非来自层数线性增长的惯性，而是来自架构范式的切换：当3D NAND层数向400层乃至更高推进时，单纯依靠蚀刻与沉积的层叠已面临读/写延迟和成本的双重压力。长江存储Xtacking架构将存储阵列晶圆与外围CMOS电路晶圆分开制造、再以混合键合互连，三星第10代V-NAND同样规划了400层级以上的混合键合路线。这意味着3D NAND的高份额正在从“同质晶圆堆叠”向“异质晶圆键合”升级，混合键合在这一领域的角色从“辅助选项”变为“层数突破的前提”。

HBM是应用组合中增速最陡峭的单一品类。用户数据中HBM在2023年的份额极低，但后续年度呈跳升态势，这一轨迹与HBM3于2023年导入量产、HBM3E/HBM4接续放量的节奏完全吻合。HBM的驱动力不同于CIS和3D NAND：它不依赖存量设备的出货规模，而是被AI训练与推理系统对内存带宽的近乎无限的需求直接拉动。每一颗高端AI加速器需要搭配多颗HBM堆栈，HBM的封装体量因而与GPU/ASIC的出货量形成刚性绑定。SK海力士在2025年占据HBM营收份额的63%左右，三星与美光紧随其后，三家存储原厂的产能竞赛本身就在持续推高HBM在2.5D/3D封装组合中的权重。

3DS则代表了一条被低估的差异化路径。它与HBM共享TSV垂直互连的物理基础，但技术目标截然相反：HBM追求极致带宽，以牺牲标准接口兼容性为代价；3DS则保留常规DRAM接口，以容量扩展为首要目的。这一差异决定了3DS的落地场景不在AI加速器的主内存层级，而在网络设备、图形子系统以及对成本敏感、对容量敏感但不需要HBM级带宽的应用中。3DS的份额波动相对温和，但其存在提示了一点：2.5D/3D封装的应用组合并非单一“性能最大化”逻辑的展开，成本与接口兼容性同样构成技术选择的约束条件。

二、被支配的中间地带：EMIB、硅中介层与3D SoC的结构性角色

用户数据中Embedded Si Bridge、Active Si Interposer、Si Interposer、Mold Interposer以及3D SoC的份额合计有限，且部分品类呈收缩态势，但这并不意味着它们缺乏战略意义。恰恰相反，这些平台的价值不能用“堆叠体量份额”来衡量，因为它们的计量单位是高价值逻辑die之间的互连面积，而非存储单元或传感器像素的产出数量。

EMIB（嵌入式硅桥）的份额虽小，却处在2.5D封装竞争格局的关键节点上。英特尔推动EMIB与EMIB-T的核心论据是：在有机基板中仅嵌入小型硅桥以实现die间互连，硅晶圆利用率可超过90%，而全硅中介层方案的利用率约为60%；同时，嵌入式桥架构在封装翘曲、热膨胀失配和超大封装尺寸扩展上具有优势，EMIB-T通过桥内TSV和MIM电容进一步解决了供电与信号完整性问题。这意味着EMIB的竞争力不在于“份额”，而在于为AI加速器提供一条绕开CoWoS产能瓶颈的替代路径。台积电CoWoS产能在2026—2027年间预计存在15%—20%的供给缺口，谷歌、亚马逊等超大规模厂商已在评估EMIB-T作为备选方案。EMIB在应用组合中的真实权重，应当放在“2.5D逻辑互连的平台竞争”中理解，而非与CIS或3D NAND的出货体量直接比较。

硅中介层（Si Interposer与Active Si Interposer）同样服从这一逻辑。CoWoS-S以完整硅中介层承载GPU与HBM的紧耦合互连，是当前AI加速器封装的主流形态，但其成本与产能约束催生了CoWoS-L（局部硅桥嵌入有机中介层）和EMIB等“去大面积中介层”方案的兴起。Active Si Interposer引入了有源器件，在互连功能之上叠加逻辑或供电功能，其份额极小但指向了中介层从“被动布线载体”向“功能化集成平台”演进的方向。

3D SoC则是这一中间地带中最具长期含义的品类。混合键合使3D SoC能够实现亚10μm级互连间距，将分拆的SoC die以接近单片式的密度堆叠，同时允许异构集成。台积电SoIC、英特尔Foveros Direct与三星X-Cube构成了这一方向的代工侧竞争。3D SoC在应用组合数据中的份额尚未成为主导，但Yole将CBA DRAM、3D SoC与Active Si Interposer并列为增速最快的平台之列，暗示了这一品类从“技术验证”向“量产渗透”的过渡正在加速。

三、竞争格局的底层变量：混合键合如何重划应用边界

上述应用组合的静态份额只捕捉了某一时点的截面，而动态变化的方向由一项共性技术变量决定：混合键合从“特定应用的专用工艺”向“跨应用的平台级互连范式”扩散。理解这一扩散路径，是判断各品类份额走向的前提。

混合键合已在CIS与3D NAND中完成了量产验证，良率在2025年已突破92%，10μm以下间距的键合取得商业化进展。但其真正的结构性影响发生在HBM与DRAM架构层面。HBM4将堆叠层数从12层推向16层，接口位宽从1024-bit翻倍至2048-bit，传统微凸块方案在互连密度和供电完整性上触及物理极限。混合键合以铜—铜直接键合取代凸块，互连密度可达>10,000个/mm²，功耗降低约30倍，是HBM4及后续世代维持带宽 scaling 的使能条件。HBM4E预计将引入集体die-to-wafer混合键合与16层堆叠，标志着混合键合从存储阵列晶圆间的W2W键合，向已知良好die的D2W异构集成延伸。

CBA DRAM则将这一逻辑推至更远处。其思路与3D NAND的Xtacking同源：将DRAM存储阵列晶圆与CMOS外围电路晶圆分开制造，再以晶圆对晶圆混合键合完成集成。用户数据中CBA DRAM从近乎零份额到2029年超过12%的跃升，对应的正是这一架构从研发向量产过渡的时间窗口。CBA DRAM在应用组合中的崛起，与HBM的扩张并不矛盾：HBM解决的是“带宽墙”，CBA DRAM瞄准的是DRAM单元微缩放缓之后存储密度本身的延续路径。两者共同将混合键合从CIS/3D NAND的“成熟应用”推升为高端存储封装的“基础性工艺”。

更深层的变化在于，混合键合正在消解2.5D与3D之间的传统分工。3D SoC以混合键合实现逻辑die的垂直堆叠，HBM以混合键合实现存储die的垂直堆叠，而CoWoS-L、EMIB与硅中介层则在水平维度完成逻辑与存储的2.5D互连。Yole将这种在同一封装内同时调用3D堆叠与2.5D互连的趋势称为“3.5D封装”。在这一架构下，用户数据中各项技术的份额边界将不再对应独立的产品品类，而是同一封装体内不同互连层级的技术分工：混合键合负责最高密度、最短距离的垂直连接；硅桥或中介层负责跨die、跨功能域的中距离水平连接；有机基板承担供电与外部I/O。应用组合的演变，因而应被理解为这一分层互连体系内部各层级相对权重的变化，而非一组独立技术的此消彼长。

结语

2.5D/3D堆叠IC封装的应用组合，在2023—2029年的截面数据中呈现为“CIS与3D NAND托底、HBM拉升、CBA DRAM从零突破”的格局。但份额数字之下的驱动力是分层的：CIS HB的高份额来自消费电子量级与成熟W2W工艺的叠加；3D NAND的份额韧性取决于混合键合能否支撑400层以上的架构延续；HBM的陡峭增长根植于AI算力对带宽的刚性需求；而CBA DRAM的极端增速则标记了DRAM密度路径从制程微缩向3D架构的整体转向。EMIB与硅中介层虽然体量有限，却在AI加速器的逻辑互连平台上构成了对CoWoS垄断地位的实质性制衡。贯穿所有这些品类的主线，是混合键合从特定应用工艺向跨应用平台技术的扩散——它既在重划存储封装的技术边界，也在催生3.5D这一“垂直堆叠与水平互连共存”的新架构范式。应用组合的未来形态，将越来越不像一份“技术品类清单”，而更像一张同一封装体系内不同互连密度层级的分工图谱。