“韬定律”V2版来了，细节与数据拉满！

2026年7月4日，华为海思半导体业务负责人何庭波在中国科学院科技论文预发布平台ChinaXiv上更新了其署名论文《面向多层级电子系统的时间缩微理论》（A Time Scaling Theory for Multi-Layer Electronic Systems）。

新版论文在5月25日版本的理论框架基础上，补充了大量工程落地细节、实测量化数据与产品演进路线，进一步完善了以时间常数τ为核心的后摩尔时代缩放理论体系。截至发稿时，该论文在ChinaXiv平台上的点击量已超过26万次，下载量超过5万次。

论文指出，六十年来，摩尔定律的几何缩放一直驱动着半导体行业的进步。然而，这一行业契约已不再成立：纯粹依靠缩小尺寸带来的回报已经趋于平缓，前沿芯片的设计预算已超过每颗10亿美元，并且在最先进节点上，单位晶体管的成本也不再下降。论文提出了一种新的缩放原理——τ缩放（τ scaling）——该原理采用时间本身，而非晶体管面积，作为衡量进步的主要指标，将单一的特征时间常数τ作为横跨十二个数量级的统一优化目标，从晶体管的开关速度到数据中心的负载响应均适用。

论文进一步指出，τ缩放是自1974年登纳德缩放定律以来，首个为整个计算堆栈建立统一优化目标的缩放原则。τ缩放的实现路径覆盖电子系统的全部层级。在晶体管层面，通过迁移率增强、应变工程和高κ/金属栅极等手段缩小本征开关延迟；在电路层面，通过更低电阻率的导体、低κ介电质以及垂直集成来缩短信号路径；在芯片层面，通过架构选择、流水线深度和存储层次优化来压缩计算与访存延迟；在系统层面，通过互连拓扑和协议栈设计来缩短端到端的通信 。

论文还展示了两个生产级规模的验证案例。在移动SoC领域，通过LogicFolding（逻辑折叠，一种将数字、模拟和存储电路分区并垂直堆叠在多层有源层中的方法论）在固定工艺节点下，实现了晶体管密度55% 的阶跃式提升，并在同等性能下将功耗降低了41%。在AI系统方面，通过协同设计的完整技术栈，包括内存语义的统一总线架构（Unified Bus）、近封装光I/O（Hi-ONE）以及边到面3D Folding，预计到2035年硬件集成度将增长超过100倍。