CoWoS估值，直逼7nm

摩尔定律趋缓，先进封装助力算力芯片瓶颈突破。过去封装仅起到保护芯片和信号输出的作用，现在则是兼顾异构集成、存算一体等诸多AI时代特有的功能需求。随着算力需求持续攀升，单芯片面积不断逼近光罩尺寸极限，单芯片性能提升路径逐渐受限，产业开始转向多芯片架构（Chiplet）实现横向扩展。而芯片的横向拼接同样有尺寸极限，此时纵向堆叠的方案成为打破面积限制的有效途径。由此，以2.5D/3D先进封装为代表的新一代封装技术成为延续“后摩尔时代”算力提升的重要技术路径，并带动TSV、混合键合、Bumping、RDL等核心工艺快速迭代升级，先进封装在半导体价值链中的战略地位显著提升。

先进封装具备产地协同特征，国产先进制程扩张加速先进封装本土化。在高端算力芯片制造体系中，封装环节普遍遵循“就近封装”原则，以缩短晶圆代工与封装之间的物流周期，进而提高周转效率、降低损伤风险。以台积电为例，其凭借在先进制程的领先地位，掌握了先进封装技术路线定义权与订单分配权，而大陆封装企业尽管具备类似技术储备，但始终无缘顶级AI芯片订单。过去几年，中国大陆持续加码高端晶圆制造能力建设，从设备零部件、材料、IC设计、晶圆代工到封测环节均取得显著进展，伴随国产算力需求快速释放及先进制程产能逐步扩张，先进封装作为关键衔接环节将显著受益。

CoWoS重塑先进封装估值，单位产能市值可比7nm先进制程。以CoWoS为代表的先进封装平台，产品单价与盈利能力与7nm先进制程趋近，因此单位产能市值可对标7nm先进制程。产品单价方面，通过对英伟达B200等主流AI芯片成本结构拆分可以发现，CoWoS封装及测试价值量已接近先进制程芯片制造成本，进一步通过芯片面积、晶圆切割数与良率测算得到单片CoWoS晶圆ASP约1.05万美元/片；以台积电先进封装营收拆分反算得到CoWoS ASP也约为1万美元/片，两种测算方式结果高度一致。盈利能力方面，在AI算力需求驱动下CoWoS长期供不应求，叠加“高ASP+低CAPEX”结构，其毛利率有望比肩7nm先进制程。此前报告《全球晶圆厂估值新法：单位产能市值的分部展开---给不同制程估值定价》测算得到7nm制程每万片/月产能对应140亿美元市值，基于单位产能毛利润换算，CoWoS每万片/月产能应对应市值128亿美元。以此为估值锚测算国内，以盛合晶微为例，目前其单位产能毛利约为台积电CoWoS的27%，对应单位产能市值约35亿美元/万片/月，远低于台积电；但若其产能利用率提升至满产，单位产能毛利有望提升至台积电约56%水平，对应单位产能市值约72亿美元/万片/月，进一步考虑未来CoWoS-L占比提升，国内封装单位产能市值有望接近台积电水准。

相关标的（未覆盖标的不作为投资推荐）：1）具备完整CoWoS等先进封装工艺能力的封测厂：台积电、日月光、安靠科技、长电科技、通富微电、盛合晶微、华天科技等。2）上游设备、零部件及材料环节。

风险提示：扩产不及预期、工艺迭代不及预期、下游需求不及预期

半导体行业可大致分为芯片设计、晶圆制造、封装测试三大环节。20世纪80年代至今，半导体产业分工模式经历了从IDM（垂直整合制造）到Fabless+Foundry+OSAT（专业化分工）的演进，产业链上游的芯片设计绘制产品功能与性能蓝图，中游的晶圆制造将设计转化为物理芯片，下游的封装测试则完成芯片的保护、连接与筛选。

Ø 芯片设计定义产品功能与性能目标，但其实现程度取决于制造与封装能力。芯片设计环节按照预期的产品功能、性能指标形成电路设计版图，是后续晶圆制造和封装测试环节的基础。设计环节直接面向终端应用需求，将市场需求转化为可实现的电路方案，决定了芯片的核心功能和性能上限。

Ø 晶圆制造技术门槛高，物理极限正在逼近。根据电路设计版图，晶圆制造通过光刻、刻蚀、离子注入、退火、扩散、化学气相沉积、物理气相沉积、化学机械抛光、晶圆检测等一系列工艺流程，在半导体硅片上生成电路图形，产出符合设计规格的晶圆。

Ø 封装测试正从低成本附属工艺跃升为高价值核心环节。封装环节通过引脚实现集成电路与外部的电信号互连，并使用塑料、金属、陶瓷等材料制作外壳保护芯片免受外部环境损伤；测试环节包括进入封装前的晶圆测试（CP）和封装完成后的成品测试（FT），晶圆测试主要检验每个晶粒的电性能，成品测试主要检验产品的电性能和功能。

半导体封装技术主要经历了四个阶段：第一阶段为传统引线键合，以DIP、PLCC、QFP为主要封装形式；第二阶段为阵列封装与系统集成，BGA、CSP、MCM成为主流方案；第三阶段为倒装芯片与晶圆级封装，代表形式包括FCCSP、Fan-In WLP与Cu Pillar结构；第四阶段为2.5D/3D先进封装，技术重点转向TSV、硅中介层、Fan-Out WLP及Hybrid Bonding，基于该类封装实现的Chiplet架构与HBM高带宽存储成为AI与数据中心的关键支撑。

引线键合技术仅支撑百级I/O，已难以满足算力时代对高I/O密度的需求。引线键合主要封装形式包括DIP、PLCC与QFP，通过金丝或铝丝实现芯片与外部引脚连接。封装目标集中于基础电气连通与物理防护，引脚数通常低于100，Pitch大于100μm，封装体积较大、信号路径较长、散热能力有限。该阶段与微米级制程相匹配，为SMT与规模化制造奠定产业基础，但在I/O密度与性能层面存在天花板。

阵列封装将I/O密度提升至千级，但仍受限于二维平面。随着90nm-65nm节点推进，封装形态由周边引脚转向阵列分布，BGA、CSP与MCM成为主流方案，包括PBGA、FBGA及堆叠芯片、PoP/PiP等结构。该阶段显著提升了引脚数量（数百至上千）与封装可靠性，Pitch约150-80μm，支持移动终端与消费电子快速发展。但整体仍以2D平面集成为主，热管理与功耗逐步成为系统瓶颈。

倒装/WLP技术提升封装性能，但面对AI算力需求仍力不从心。在45nm-28nm节点背景下，倒装芯片（Flip Chip）与晶圆级封装（WLP）成为核心方向，代表形式包括FCCSP、Fan-In WLP与Cu Pillar结构。通过μ-Bump与RDL实现更短互连路径，Pitch约40-20μm，显著降低寄生电感并改善散热条件，推动封装性能与芯片性能协同优化。

2.5D/3D先进封装突破亚微米级Pitch，是突破算力墙的重要路径。进入32nm以下直至3nm先进节点，传统单片SoC在面积、功耗和良率上的约束显著放大，封装技术由此迈入以2.5D与3D为核心的先进封装时代。技术重点转向TSV、硅中介层、Fan-Out WLP及Hybrid Bonding，Pitch进入亚微米时代，万级I/O规模的超高密度互连成为现实。Chiplet架构与HBM高带宽存储成为AI与数据中心的关键支撑，CoWoS、Foveros等平台推动封装由工艺配套升级为系统设计核心。数据显示，Hybrid Bond W2W工艺正从2微米向2027年预期的0.5微米以下极速演进，RDL线宽线距逼近2微米极限。

封装产业地位已从配套工艺跃升为核心环节。纵观封装技术四大阶段的演进，其本质是持续提升互连密度。1）互连密度方面，传统引线键合与阵列封装受限于100微米以上的Pitch瓶颈，仅能支撑百级I/O互连；倒装与晶圆级封装将Pitch压缩至20-40微米区间；2.5D/3D先进封装利用硅中介层与混合键合技术，将互连精度推入亚微米时代，实现万级I/O规模。2）Pitch演进方面，从引线键合的>100μm到阵列封装的约150-80μm，再到倒装/WLP的约40-20μm，最终进入2.5D/3D的亚微米时代（3D≤6μm）。3）应用驱动方面，从传统逻辑、分立器件到消费电子、移动终端，再到智能手机、高性能SoC，最终转向AI/HPC、数据中心。4）产业地位方面，封装从单纯的工艺配套升级为系统设计核心，成为突破AI与HPC算力墙的关键。

摩尔定律放缓叠加光罩面积约束限制单芯粒性能，Chiplet解放单芯片性能上限。一方面，摩尔定律逐步失效，晶体管密度提升节奏已从“两年翻倍”显著放缓，2011年28nm制程的晶体管密度可达13.31百万个/mm2，2020年的5nm制程的晶体管密度为171.3百万个/mm2，对应晶体管密度的复合增速为30%+。然而，5nm以下制程，其晶体管密度增速便开始显著放缓，摩尔定律逐步失效。另一方面，光罩面积上限将单芯粒面积限制在858mm²以下，高NA EUV方案下更会减半至约429mm²。面积与单位面积晶体管数量均受限，单芯粒性能难以提升。Chiplet技术通过将多颗芯粒有机拼装为一颗芯片，解放单芯片性能上限。

Chiplet技术的核心约束集中在带宽、功耗与时延三个维度。1）带宽约束：CPU、GPU、HBM等异构计算与存储单元在Chiplet架构下被物理拆分，原本发生在单一芯片内部的大规模数据交互被转移至芯片之间，要求互连具备接近片上互连的超高带宽，以避免算力单元因“等数据”而空转。2）功耗约束：跨芯片通信频次与数据量显著上升，若互连功耗过高，将迅速吞噬Chiplet在制程拆分与良率提升方面带来的能效红利，使系统功耗不降反升。3）时延约束：异构单元间协同计算高度依赖低时延与确定性的通信路径，过高或不可控的时延不仅拉低系统性能上限，还会显著增加架构设计与软件调度复杂度。

传统封装在长距离传输、带宽、功耗、时延上存在不足，成为算力发展瓶颈。传统封装下信号需经过基板与PCB的长距离传输，由于PCB线宽与间距限制，单位面积I/O数量无法满足AI加速器对高带宽的吞吐需求，且长距离走线迫使采用高电压SerDes驱动，导致互连功耗抵消了Chiplet带来的架构优势。

2.5D/3D先进封装将互连密度提升至芯片内部水平，Chiplet架构从理论走向现实。以CoWoS、InFO及SoIC为代表的2.5D/3D先进封装技术，通过微凸点、TSV硅通孔及Hybrid Bonding技术，将互连密度提升至接近芯片内部金属层水平，RDL线宽缩窄至1-2微米。这种物理距离的极致压缩实现了Die-to-Die通信的TB/s级带宽，并将传输能耗从传统SerDes的10-20 pJ/bit大幅降至0.1-1 pJ/bit，使得多芯片间的行为在软件与架构层面上近乎“无感”，彻底解决了时延与同步难题。

生成式AI对算力提出更高要求，先进封装已成AI芯片最佳搭档。生成式AI大模型对算力的极度渴求正加速半导体技术路径演进，单纯依赖先进制程已无法满足需求，先进封装成为提升系统性能的核心依托。从存储端看，3D堆叠存储器是支持大模型运行的背后功臣，其通过硅通孔（TSV）等先进工艺垂直堆叠多个DRAM，未来向更高数量层数演进还将应用混合键合技术，目前GPU搭载3D堆叠存储器已成为AI服务器的主流选择，极大缓解了显存带宽瓶颈。从逻辑端看，受AI芯片需求爆发催化，当前台积电CoWoS封装产能严重供不应求。CoWoS作为典型的Chiplet架构落地，其核心在于将不同功能芯片堆叠于同一片硅中介层上实现多颗芯片高速互联，从而达到突破单芯片面积限制、提高系统综合性能、降低功耗并缩小封装尺寸的目标。

先进封装采用凸块替代引线键合，实现从物理连接到系统重构的跨越。先进封装是采用先进的设计思路和先进的集成工艺对芯片进行封装级重构，并能够有效提高功能密度的封装方式。在业内，先进封装和传统封装主要以是否采用引线焊接来区分，传统封装通常采用引线键合的方式实现电气连接，先进封装通常采用凸块（Bump）等键合方式实现电气连接。从封装效果来看，传统封装更加关注物理连接层面的优化，本身对芯片的功能不会产生实质变化，主要起到保护、嵌套、连接的作用；先进封装更加关注电路系统层面的优化，除常规的保护、嵌套、连接外，还可起到缩短互联长度、提高互联性能、提升功能密度、实现系统重构等作用。完整的先进封装产业链包括中段硅片加工环节和后段先进封装环节。

Bumping工艺是先进封装的基石，取代引线键合实现高密度电气互联。凸块是一种微型金属球或柱形连接物，用于实现芯片与基板等的短距离、高密度的电气互联和信号传输。Bumping指通过溅镀、光刻、电镀、刻蚀等工序，在晶圆表面制造凸块。相比引线焊接，Bumping工艺可以缩短连接电路的长度、降低信号传输的延迟、减小芯片的封装体积，同时允许芯片有更高的I/O密度、更优良的热传导性及可靠性。

RDL技术突破芯片边沿限制，支撑晶圆级封装实现。RDL指通过溅镀、光刻、电镀、刻蚀等工序，在晶圆表面制造金属布线，将原本分布在芯片边沿的I/O接点优化和调整到更为宽松的区域。RDL通常由金属层、介电层和垫层组成，其中金属层用于实现电路连接，介电层用于隔离和绝缘信号线，垫层用于平衡高度差和减小封装压力。此工艺既可支持更多的I/O接点，又可实现水平平面的电气延伸和互联。

TSV技术破解垂直互联难题，是2.5D/3D集成的关键基础设施。TSV指通过深孔刻蚀、薄膜沉积、铜填充、化学机械抛光等工序，在晶圆内部形成一系列垂直通孔，实现晶圆内部的垂直互联和信号传输。相比水平互联，TSV可以减小互联长度和信号延迟，降低寄生电容和电感，实现芯片间的低功耗和高速率通信，主要应用于2.5D/3DIC等先进封装技术中。

Hybrid Bonding突破凸块间距极限，将互连精度推向亚微米时代。当凸块间距缩小到约10μm时，已经达到Bumping工艺的极限，此后需引入Hybrid Bonding工艺以实现更小的间距。Hybrid Bonding通过金属键合和氧化硅键合相结合的方式实现连接，其中金属键合用于形成电气连接，氧化硅键合用于实现微米级的对准和粘合。该工艺可以实现超细间距和超小尺寸（向0.5μm演进），从而支持超高I/O密度的芯片，并可以提供更好的高频特性和信号传输性能，以及更高的电荷载流能力和更优良的热性能。

后段封装沿单芯片到多芯片集成的路径演进，三大技术体系层层递进。倒装封装（FC）和晶圆级封装（WLP）聚焦于单颗芯片的封装效率提升，前者通过凸块替代引线实现电气性能跃升，后者在晶圆层面完成封装重构以缩小体积；芯粒多芯片集成封装则突破单芯片边界，通过2.5D/3D技术实现多颗芯片的异构异质集成。三类技术层层递进：FC奠定先进封装的电气连接基础，WLP拓展单芯片封装的密度极限，芯粒集成则开启系统级封装的新纪元，共同支撑从移动终端到AI算力中心的多元化应用场景。

FC技术成熟度最高，是先进封装的通用底座。FC的核心特征是将芯片倒置，以有源区面向封装基板，通过芯片有源区上的凸块直接与封装基板进行连接，凸块的使用是FC区别于传统引线键合封装的关键标志。常见形式包括倒装芯片尺寸封装（FCCSP）和倒装球栅格阵列封装（FCBGA）。相比传统封装，FC通过缩短连接电路长度、降低信号传输延迟、减小封装体积，同时实现更高的I/O密度和更优良的热传导性，成为当前先进封装领域应用最广泛的基础方案。

WLP在晶圆层面完成封装重构，扇入型适用移动终端，扇出型支撑复杂芯片。WLP指直接在整片晶圆（或重构晶圆）上进行大部分或全部封装、测试工序，再切割为芯片成品的先进封装技术，其核心特征是使用RDL工艺实现I/O接点的重新布局或水平平面的电气延伸。扇入型封装（FI/WLCSP）将RDL限制在芯片内部，具有缩小封装体积、结构轻薄、性价比高、散热性好等优势，适用于射频芯片、电源管理芯片、存储芯片、指纹识别芯片等移动终端芯片。扇出型封装（FOWLP）允许RDL延伸至芯片外部，可提供更高的I/O密度和芯片可靠性，适用于电源管理芯片、基带芯片、射频收发器、运算芯片等复杂度较高的芯片。

芯粒多芯片封装突破单芯片边界，成为AI算力芯片的重要解决方案。与传统单芯片封装方案不同，芯粒多芯片集成封装通过将多颗芯片进行异构或异质集成，突破了单芯片面积和性能限制，台积电、英特尔、三星电子等全球领先半导体企业正在该领域积极布局。2.5D/3DIC是算力芯片的核心封装方案：2.5D集成通过转接板实现多颗芯片的高密度水平互联，根据转接板类型可分为硅通孔转接板、有机转接板和硅桥转接板三类，均主要应用于CPU、GPU、AI芯片等高算力芯片；3D集成则通过微凸块或混合键合实现高密度垂直互联，分为3D同质集成（相同类型芯片堆叠，如HBM存储芯片）和3D异质集成（不同类型芯片堆叠，如CPU+存储）。3D Package作为新型扇出型封装技术，综合运用RDL、凸块、高铜柱等水平和垂直互联工艺，实现多层芯片三维堆叠整合，具备高集成度、高密度、超薄等优点，主要应用于高端消费电子和5G毫米波通信领域。

全球封测市场重拾千亿美元大关，先进封装构筑产业链核心阿尔法。传统封装主要服务于家电、基础工业及中低端消费电子等成熟市场，需求跟随宏观经济呈周期性波动，行业贝塔属性显著；而先进封装作为延续摩尔定律的重中之重，具备较强的成长属性。受智能终端疲软与库存去化拖累经历2023年周期探底后，在消费电子回暖与高性能计算需求爆发的双轮驱动下，2024年全球集成电路封测市场规模重回增长轨道，达1014.7亿美元。展望后市，晶圆制造产能扩张夯实供给底座，AI、数据中心与物联网等多维应用共振激活需求引擎，根据灼识咨询数据，预计2029年全球封测大盘将扩容至1349.0亿美元，2024至2029年复合增速达5.9%。在总量稳健复苏的基调下，结构性分化将是未来五年的主旋律。作为后摩尔时代延续系统性能提升的必由之路，先进封装正步入产业爆发的红利期。2024至2029年全球先进封装市场复合增速将高达10.6%，远高于达到传统封装2.1%增速。至2029年，先进封装占封测市场的比重将历史性突破50.0%临界点。

先进封装主要下游为高性能计算（HPC）与高端智能手机：

1）算力：先进封装已成高性能计算硬刚需。

根据英伟达统计，大模型出现前算力需求每两年增长约8倍，大模型出现后这一增速大幅提升至每两年约275倍；OpenAI预计GPT-5所需计算资源将较GPT-3高出200至400倍。全球算力规模从2019年的309.0EFlops增长至2024年的2,207.0EFlops，复合增长率为48.2%；预计2029年将达到14,130.0EFlops，2024年至2029年复合增长率为45.0%。中国大陆算力规模从2019年的90.0EFlops增长至2024年的725.3EFlops，复合增长率为51.8%；预计2029年将达到5,457.4EFlops，2024年至2029年复合增长率为49.7%。

技术路线上，Chiplet及2.5D/3DIC已成为英伟达Blackwell系列及博通AI芯片的标配，封装环节价值量由附属地位跃升至核心地位。以英伟达B200为例，其CoWoS封装及测试成本高达1367美元，占总成本21%，已逼近前道先进制程制造环节的1500美元。

2）端侧：AI赋能消费电子结构性复苏，也带动终端芯片高集成度需求。

高端智能手机功能的复杂化直接拉动封装技术升级，应用处理器向3D封装演进，电源管理、射频及存储芯片全面转向FC、WLP等先进方案。随着全球手机出货量企稳回升，AI Phone与AI PC正在实现高性能运算与移动终端的深度融合。根据台积电预测，2027年AI手机渗透率将从2024年的17%跃升至56%，AI PC渗透率将突破53%。端侧AI的高渗透意味着移动设备需在有限空间内承载更强算力，这将倒逼消费电子封装技术向更高密度、更小体积加速迭代，为先进封装技术带来巨大的存量替代空间。

当前全球封测产业呈现中国台湾、中国大陆、美国三足鼎立态势。集成电路封测产业早期从欧美地区发展，随着技术进步和资源要素的全球配置，产能已逐步转移至中国台湾、中国大陆、新加坡、马来西亚等亚洲新兴市场。根据Gartner统计，2024年全球前十大封测企业中，中国大陆和中国台湾分别占据4家和3家席位，前三大企业市场份额合计约50%。具体来看，日月光以23.7%的市占率稳居第一，安靠科技占15.0%位居第二，长电科技以11.3%位列第三，通富微电占7.8%排名第四，盛合晶微以1.6%跻身前十。

中国大陆是传统封测重磅玩家，但先进封装市占率显著偏低。2024年全球先进封装市场规模达407.6亿美元，在封测总市场中占比约为40%；相比之下，中国大陆封测行业总规模虽达3319.0亿元，但先进封装产值仅为513.5亿元，渗透率仅为15.5%，不足全球平均水平的一半。这一 “剪刀差”揭示了国内产业链主要拥挤在低毛利的传统封装红海，而在高算力、高集成度所需的先进封装领域仍处于追赶期。

“封装跟着逻辑跑”，物理距离缩短是良率与效率的必然要求。先进封装广泛采用了硅中介层、重布线层及微凸块等类晶圆制造工艺，其技术精度已从微米级迈入纳米级，前后道工序界限逐渐模糊。为了降低晶圆流转过程中的物理损伤风险、厘清良率责任归属并极致压缩产品上市周期，封装产能必须贴近逻辑代工厂。如下图所示，从东亚半导体产业版图来看，这一“物理半径决定价值分配”的规律体现得淋漓尽致：无论是台湾地区（台积电TSMC/联电UMC 与 日月光ASE/硅品SPIL的紧密配套）、韩国（三星与星科金朋/Amkor的聚集），还是中国大陆长三角地区（中芯国际/华虹 与 长电/通富微电的毗邻），红色的晶圆制造节点与绿色的封测节点均呈现高度的地理绑定特征。产业已经形成“逻辑代工在哪里，先进封装就在哪里”的铁律。

既有格局：台积电垄断先进制程，定义先进封装（CoWoS）分配权。在过去及当下的全球AI浪潮中，英伟达等头部客户的AI GPU几乎全部在海外（以台湾地区为主）进行流片。台积电凭借在全球先进制程领域的绝对垄断地位，实质上掌握了先进封装技术路线的定义权与订单分配权。基于Turnkey（交钥匙）模式，高价值算力芯片通常直接在台积电内部完成CoWoS封装（据台积电预估，2025年其先进封装营收占比将达10%）。在此格局下，日月光等传统封测巨头在高端算力芯片领域的份额，多数来源于台积电产能满载后的“外溢效应”——台积电吃下高壁垒、高毛利的核心CoW（晶圆级）环节，将相对成熟的oS（基板级）环节或溢出需求外包。

国产破局：国产算力芯片起量，本土先进封装从“有锅无米”走向“加速扩产”。国内先进封装发展相对滞后的核心症结，并非封测厂技术不行，而是受限于国内先进制程（如EUV设备受限导致7nm及以下节点产能不足）。过去，大陆封测龙头厂商（如长电、通富等）已具备类似CoWoS的2.5D/3D封装量产技术储备，但由于缺乏国产先进制程晶圆作为“填料”，面临“有锅无米”、无缘顶级AI芯片订单的窘境。

当下正处于产业的重大拐点：随着国内AI算力需求的爆发以及供应链安全的考量，国产算力芯片开始大规模起量，且必须深度依赖国产先进工艺代工。国产晶圆制造在先进制程上的良率爬坡与产能扩充，彻底打破了此前的物理局限。前道逻辑代工的产能突破，直接激活了后道先进封装的订单需求。未来，本土先进封装产能将迅速与国产高算力芯片形成地理与商业上的闭环，大陆封测厂正步入“加速扩产CoWoS产能”的实质性兑现期，真正释放其沉淀多年的技术储备价值。

CoWoS与7nm先进制程价值量与盈利能力相近，应拥有类似的单位产能市值。单位产能价值量与盈利能力是决定生命周期现金流的两大根本要素，而生命周期现金流又决定了单位产能市值的锚定水平。从价值量角度看，先进封装已进入高算力芯片价值链高端，单Wafer后道价值量与先进制程处于同一数量级；从盈利能力角度看，CoWoS环节供不应求态势下议价能力持续增强，毛利率水平向先进制程靠拢。价值量与盈利能力的双重趋近意味着两者生命周期现金流相近，因此从估值锚定角度，CoWoS具备与7nm先进制程类似的单位产能市值基础，为后续估值分析提供合理参照系。

先进制程价值量方面，参考此前报告《全球晶圆厂估值新法：单位产能市值的分部展开---给不同制程估值定价》，以台积电为锚，7nm制程每片晶圆售价约为10,000美元/片。

为了精准评估先进封装（CoWoS）的单片晶圆售价（ASP）及核心价值量，下文我们将采用“自下而上（产品端）”与“自上而下（财务端）”两种不同维度的逻辑路径进行深度测算与交叉验证。

Ø 路径一立足微观产品拆解（自下而上）：以英伟达B200芯片为核心锚点，通过“芯片物理面积图像测算 → 晶圆理论切割数（DPW）推导 → 综合良率折算 → 单颗封测价值量映射”的严密量化模型，自底层物理参数推导单片CoWoS晶圆的理论售价。

Ø 路径二立足宏观财务拆解（自上而下）：以台积电的历史及预测营收数据为基座，按照“总营收 → 先进封装总营收 → 剥离消费电子封装 → 纯CoWoS营收及ASP”的漏斗模型，层层剥离倒算实际财务均价。

通过上述宏观与微观两种视角的相互印证，两套测算模型得出的CoWoS单片售价结果高度吻合。具体推演逻辑及数据如下：

. 测算方式一：基于B200价值量拆分测算CoWoS单片售价

主流AI芯片数据交叉验证，芯片层面先进封测价值量已与先进制程持平。根据盛合晶微招股书披露的高算力芯片成本结构数据，以三款主流AI芯片为例：1）英伟达B200 GPU的先进制程芯片制造环节成本为1,500美元/颗（占总成本23%），CoWoS及配套测试环节成本为1,367美元/颗（占总成本21%），两者价值量接近，先进封装及测试成本达到先进制程芯片制造成本的91%；2）博通TPU v6的先进制程芯片制造环节成本为624美元/颗（占总成本25%），CoWoS及配套测试环节成本为620美元/颗（占总成本25%），价值量几乎持平，两者差距仅0.6%；3）美满科技Trainium 2的先进制程芯片制造环节成本为815美元/颗（占总成本23%），CoWoS及配套测试环节成本为725美元/颗（占总成本21%），两者差距仅约11%。

封测价值量大幅提升，工艺复杂度是主要原因。在英伟达B200 GPU中，CoWoS及测试成本1,367美元/颗已接近先进制程芯片制造环节的1,500美元/颗；在博通TPU v6中，两者成本几乎完全持平。这一现象的背后是AI算力需求爆发带来的封装技术跃迁：1）封装复杂度大幅提升，CoWoS-L需要将2颗GPU KGD、8颗HBM3e高带宽内存精准贴装在含有局部硅互连的中介层上，封装面积达到光罩极限的3.3倍以上；2）技术壁垒显著提高，基板翘曲控制、微凸块虚焊预防、热应力均衡等技术难点对封装良率形成严峻挑战；3）价值分配重构，先进封装从传统的低成本环节跃升为与先进制程同等重要的价值创造环节。

单Wafer先进封装价值量与7nm先进制程处于同一数量级。

第一步，根据图像比例推演，B200封装面积约2900平方毫米。通过对B200芯片高清晶圆图的像素点阵测算，以两颗计算裸晶（Compute Die）合计约1600平方毫米的物理面积为基准锚点，测得CoWoS-L封装后的B200实际物理面积约2900平方毫米。

第二步，测算4nm单片晶圆售价约2.2万美元。以B200采用的台积电4nm工艺节点测算，单颗计算裸晶面积约为832平方毫米，受限于光刻机光罩尺寸，12英寸晶圆的理论切割数（DPW）约为59颗。考虑到大尺寸芯片在先进制程下的工艺难度，我们假设良率为50%，则单片晶圆产出的已知良品（KGD）约为29.5颗，折合可组装成14.75套B200系统（每套含双裸晶）。依据盛合晶微招股书披露，B200中4nm制程部分的单套价值量约为1500美元，由此测算得出单片4nm晶圆售价约22,125美元。

第三步，测算CoWoS-L单片售价约1.05万美元。基于前述测算的2900平方毫米超大封装面积，单片12英寸晶圆在CoWoS-L工艺下的理论切割数（DPW）约11颗。若按70%的综合封装良率计算，单片晶圆仅能产出7.7颗成品。结合B200单颗封装及测试环节约1367美元的价值量（含CoWoS结构、中介层及测试），单片CoWoS晶圆售价约10,525.9美元。

. 测算方式二：基于台积电财报反算CoWoS单片售价

基于台积电历史与预测的营收数据，我们采用自上而下的拆解逻辑，分两个阶段进行测算：首先从总营收中剥离出先进封装总营收，再从先进封装中剥离消费电子封装，最终倒算出CoWoS的营收与单片价格（ASP）。这一独立测算路径可与基于B200的详细测算形成交叉验证。

第一阶段：利用光罩与晶圆制造的绑定关系，从历史数据中还原先进封装营收。台积电总营收主要由晶圆制造和其他（先进封装+光罩）两部分构成。我们的目标是通过已知信息建立光罩与晶圆制造的绑定关系，进而从历史数据中还原出先进封装营收。核心思路是利用2024-2025年已知的先进封装占比数据，推导出光罩营收占晶圆制造的固定比例，再将该比例应用于历史年份进行回溯计算。

Ø 第一步：根据台积电官方电话会披露信息测算2024-2025年先进封装营收。根据台积电电话会议释放的信息，2024年和2025年先进封装占总营收的比例大约为8.00%和10.00%。结合这两年的总营收（2024年897.48亿美元、2025年1,209.03亿美元），可直接计算出2024年先进封装营收为71.80亿美元（897.48×8%），2025年先进封装营收为120.90亿美元（1,209.03×10%）。

Ø 第二步：假设光罩营收与晶圆制造营收成固定比例。台积电其他营收剔除先进封装后即为光罩营收，以2024年为例，其他营收117.78亿美元减去先进封装71.80亿美元，得出光罩营收为45.99亿美元。将此光罩营收除以当年晶圆制造营收（779.69亿美元），得出一个合理的固定比例——5.90%。假设光罩营收与晶圆制造营收保持固定比例，即可得出2017年至2023年每年的光罩营收。

Ø 第三步：反算先进封装营收。用历年的其他营收减去计算出的光罩营收，即可还原出所有年份的先进封装营收。例如2017年其他营收34.62亿美元减去光罩营收17.36亿美元，得出2017年先进封装营收为17.26亿美元。

第二阶段：先进封装扣除消费电子封装后，剩余即为CoWoS营收。台积电先进封装主要包含CoWoS、InFO（手机芯片为主）以及MCM（Mac为主）。我们通过扣除已知终端销量的手机与PC业务来倒算CoWoS实际情况。核心思路是确立iPhone InFO的基准ASP，进而推演Mac和联发科的封装营收，最终通过扣除法得出CoWoS营收，再结合产能数据计算单片价格。

Ø 第一步：确立iPhone InFO基准ASP。iPhone约在2017年开始采用台积电先进封装。假设2017年iPhone InFO占当年先进封装总营收（17.26亿美元）的90%，即15.54亿美元。结合当年约2.17亿台的iPhone销量，推算出2017年iPhone芯片封装ASP约为7.17美元/台。随着InFO技术迭代，假设该ASP逐年上涨，至2023年后稳定在15.37美元/台。

Ø 第二步：推演Mac与联发科业务，前者ASP翻倍，后者与iPhone接近。Mac MCM于2021年放量，假设其ASP是iPhone的两倍（即30.74美元/台），结合Mac MCM封装销量（2021年约27.75百万台，假设85%采用MCM封装），算出2021年Mac封装贡献了约7.25亿美元营收。联发科InFO于2024年放量，假设其ASP与同期iPhone相近（15.37美元/台），假设1,800万台销量，算出2024年联发科封装营收为2.77亿美元。

Ø 第三步：倒算CoWoS营收。用先进封装总营收减去iPhone、Mac和联发科的封装营收，剩余即为CoWoS营收。2024年计算过程为：71.80亿美元（先进封装总营收）减35.67亿美元（iPhone）减2.77亿美元（联发科）减7.07亿美元（Mac），等于26.29亿美元（CoWoS营收）。预计2025年CoWoS营收将激增至70.86亿美元。

Ø 第四步：计算每年出货量，考虑产能爬坡进行平滑处理。结合产能数据计算出货量：平稳扩产年份按当年产能乘12个月计算，产能剧增年份按前后两年产能平均值乘12个月计算。2024年产能从1.2万片/月跃升至3.5万片/月，出货量计为（1.2+3.5）除以2再乘12，等于28.2万片。2025年出货量按均值测算为69.0万片。

Ø 第五步：计算CoWoS的ASP，与B200测算高度吻合。将倒算出的CoWoS营收除以测算出货量，得出CoWoS的ASP在历年均稳定在0.87万至1.03万美元/片之间。例如2025年：70.86亿美元除以69万片，约等于1.03万美元/片。这一数据与第一种计算方式得出的1.05万美元/片高度吻合。

“高ASP+低CAPEX”构筑丰厚利润垫，低折旧是其超预期盈利的底层逻辑。半导体制造作为典型的重资产行业，折旧摊销是压制毛利率的核心变量。对标7nm先进制程（单万片月产能CAPEX约25亿美元，且深度依赖单台超1.5亿美元的EUV设备，折旧包袱极重），CoWoS因规避了极紫外光刻等高昂前道尖端设备，其单位产能资本开支较低。在两者ASP相近的前提下，未被折旧吞噬的营收直接转化为丰厚的营业利润。享受先进制程的高定价，却承担成熟制程的低折旧，CoWoS理应具备较高盈利能力。

台积电法说会持续验证：扩产斜率极陡，但供需缺口呈长期刚性化。复盘近年台积电管理层口径，先进封装已从“短期脉冲”彻底蜕变为“长期基建刚需”：

Ø 2020-2022（孕育期）：3DFabric战略落地，GPU与ASIC开启规模化前瞻导入；

Ø 2023-2024（爆发期）：AI浪潮引爆需求，管理层从“首次明确扩产”快速升级为定调“Demand far exceeds supply（需求远超供给）”；

Ø 2025至今（失衡期）：CEO魏哲家以“almost insane（近乎疯狂）”形容需求，被迫将产能目标连续翻倍，并坦言“AI-related backend capacity is tight”；

Ø 进入2026年当前节点：我们观察到，尽管供给端狂飙突进，CoWoS仍未见任何过剩信号，已坐实为制约全球AI算力放量的终极瓶颈。

“量价齐升”叠加“超额资本开支”，三大产业信号确立高毛利中枢。当前市场释放三大信号，暗示CoWoS具备较好盈利能力。1）价值定价：台积电明确表示“We sell based on value”（我们基于价值定价），而非成本加成，这意味着在供不应求的市场环境下拥有充分的定价权。2）供不应求：长周期的供需失衡，意味着规模效应最大化，单位固定成本被极致摊薄；3）激进扩产：非线性激进扩产隐含超额ROIC预期，在台积电稳健的财务底色下，敢于翻倍式投入巨量CAPEX，暗示该业务投资回报率极高。

传统封测在电子产业中长期被视作低附加值的“苦力活”（GPM普遍在20-30%）；即便升级至常规先进封装（FC、WLP等），毛利率中枢也仅徘徊在40-50%。但对于CoWoS这一跨越前后道边界的摩尔定律“续命”级技术，资本市场必须按前道先进制程的估值锚来进行重估。作为先进封装皇冠上的明珠，CoWoS毛利率可能已达到50-60%。

基于此前报告《全球晶圆厂估值新法》的测算框架，台积电7nm制程单位产能市值为114.80亿美元/万片/月（2025年9月15日数据）。该测算以台积电为估值锚，将不同制程的单位产能市值进行线性展开，得到7nm制程每“万片/月”产能对应的市值水平。截至2026年1月21日，台积电股价累计涨幅约25%，更新后的7nm每“万片/月”产能对应市值约为140亿美元。

CoWoS单片毛利润与7nm接近。7nm先进制程单片报价约9,500美元，毛利率约59%，对应单片毛利润约5,605美元；CoWoS单片报价约10,270美元，毛利率约50%，对应单片毛利润约5,135美元，单位产能盈利能力接近。以更新后的7nm单位产能市值140亿美元为基准，使用单位产能毛利润换算得到CoWoS每“万片/月”产能对应的合理市值约为128亿美元。

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