观察

 在摩尔定律趋缓、先进制程逼近物理极限的背景下，Chiplet（芯粒）技术凭借其异构集成、灵活定制的特性，成为突破先进制程瓶颈的关键路径。国内产业正通过技术引进与自主研发，实现从跟跑到局部并跑的关键突破。相较于传统单芯片设计与封装，Chiplet与2.5D/3D封装技术在成本、效率与定制化方面具备显著优势，为国内半导体产业带来差异化竞争力。

（图片：AI生成）

成本、效率与定制化的三重红利

随着单芯片性能逼近物理极限，Chiplet技术通过先进封装实现多小芯片集成，已成为AI芯片的标配方案。该技术将大型芯片拆解为多个功能独立的芯粒（Die），采用先进封装技术实现异构集成，有效突破单芯片面积、功耗与成本的三重瓶颈。目前，国内企业已掌握芯粒设计、IP复用与系统集成的核心能力。

Chiplet技术允许采用不同工艺节点制造各功能模块，关键计算模块使用5nm/3nm先进制程，非敏感的存储、I/O模块使用28nm/14nm成熟制程，实现性能与成本的最优平衡。据测算，采用Chiplet架构的AI芯片，实测芯粒方案比单芯片综合成本降低41%，良率提升至98.5%以上。

模块化设计允许芯粒的复用与快速组合，大幅缩短芯片研发周期。传统SoC芯片研发周期需2-3年，而采用Chiplet技术的芯片可在6-12个月内完成设计与量产，部分定制化AI芯片项目研发周期甚至缩短至4-6个月，加速产品迭代速度，特别适用于AI、车载芯片等快速演进领域。

Chiplet技术支持根据不同应用场景灵活组合芯粒，实现“量体裁衣”式的芯片设计。在AI训练场景中，可组合7nm计算芯粒与HBM3e存储芯粒，带宽提升3倍；在边缘计算场景中，可组合低功耗计算芯粒与专用I/O芯粒，满足碎片化的市场需求。

在当前复杂的国际形势下，Chiplet技术为国内企业提供规避先进制程封锁的路径。企业可将核心计算模块采用先进制程，而将其他模块采用成熟制程，减少对先进制程的依赖。同时，Chiplet技术也促进国内成熟制程产能的充分利用，提升供应链的自主性和安全性。国内拥有丰富的28nm、14nm等成熟制程产能，通过Chiplet技术，可将这些产能与先进制程相结合，生产出高性能的芯片产品。

除规避制程封锁外，Chiplet技术也有利于多元化供应链布局。该技术允许企业从不同供应商采购芯粒，实现供应链的多元化布局，降低单一供应商风险。例如，企业可从台积电采购先进制程的计算芯粒，从国内代工厂采购成熟制程的存储芯粒，提升供应链的稳定性。同时，芯粒的标准化发展也将进一步促进供应链的开放和竞争，降低企业的采购成本，提升供应链的效率。未来，随着芯粒接口标准的统一，不同企业的芯粒将实现互联互通，形成更加灵活和高效的供应链体系。

规模商业化落地的制约与挑战

当前，Chiplet技术面临接口标准不统一、先进封装工艺复杂门槛高、测试验证体系不完善以及电源与热管理挑战等难点，这些技术瓶颈制约着其大规模商业化落地。

在接口标准不统一方面，尽管UCIe（通用芯粒互连标准）已由英特尔、AMD、台积电等巨头联合推动，但行业内仍存在AIB（英特尔）、BoW（OCP）、LIPINCON（台积电）等多种私有或区域性接口方案，导致不同厂商的芯粒难以互通。异构集成兼容性差，来自不同工艺、不同供应商的芯粒在电平、时序、协议层面存在差异，系统级整合时易出现信号完整性问题。

2.5D/3D封装依赖硅通孔（TSV）、微凸块（Micro-bump）、混合键合（Hybrid Bonding）等精密工艺，对对准精度、翘曲控制、良率管理要求极高。多层堆叠结构加剧散热压力，不同材料间的热膨胀系数（CTE）失配易引发机械应力，影响芯片可靠性，面临材料与热管理难题。

电源与系统级协同存在性能与稳定的博弈。多芯粒共享电源网络，动态负载变化易引发电压降（IR Drop）和低频噪声，影响系统稳定性，电源完整性（PI）问题突出。设计工具链不成熟，EDA工具在多物理场耦合（电、热、力）仿真方面能力不足，难以在设计早期准确预测系统行为，增加后期迭代风险。

测试与验证面临成本与复杂性的双重挑战，Chiplet需经历裸片级测试（KGD）、封装中段测试（MT）、系统级测试（SLT）等多重环节，测试流程复杂化，测试成本显著上升。并且缺乏标准化测试规范，目前尚无统一的测试标准和接口定义，导致测试方案高度定制化，难以规模化复制。

国内半导体产业“弯道超车”的路径

国内Chiplet技术起步虽晚，但在政策扶持、市场需求和企业研发的共同推动下，已形成从标准制定到产业应用的完整布局，拥有完善的封测产业基础、庞大的本土市场需求、政策与资本的强力支持等核心优势。面对海外先进制程技术限制，Chiplet为国内半导体产业提供“弯道超车”的路径。

国内拥有完善的封测产业基础，封测产业规模位居全球前列，其中长电科技、通富微电、华天科技等企业进入全球前十，拥有从晶圆级封装到系统级封装的完整技术链条。长电科技的Chiplet技术已应用于高端AI芯片，先进封装业务营收占比提升至30%；通富微电依托AMD的订单资源，积累了大规模量产经验。成熟的封测能力为Chiplet技术落地提供坚实支撑，可快速实现从实验室到量产的转化。

国内拥有全球最大的电子信息产业市场，AI服务器、数据中心、自动驾驶等领域对高性能芯片需求旺盛。这些场景对算力密度、功耗控制的要求，与Chiplet技术的优势高度契合。本土市场不仅为技术迭代提供应用场景，也为企业研发投入提供商业回报保障。

面对国际标准主导格局，我国正构建自主路径。国内已形成自主技术规范体系：2021年工信部立项《小芯片接口总线技术要求》，2025年发布《芯粒互联接口规范》系列国家标准并于2026年3月1日正式实施，同时《芯粒测试规范》团体标准已发布，3D封装互联接口规范制定启动，为产业协同发展奠定基础。

从技术层面看，国内封测企业已掌握2.5D/3D封装、硅中介层、铜混合键合等核心技术，部分指标达到国际先进水平。长电科技的XDFOI技术实现4nm节点多芯片系统集成封装量产，最大封装面积可达1500平方毫米，广泛应用于AI、5G等领域；通富微电作为AMD核心封装供应商，已实现Chiplet技术大规模量产，其多芯片组件、集成扇出封装等技术可满足高性能计算场景需求。在设计领域，壁仞科技等企业将Chiplet技术应用于GPU产品，通过芯粒组合实现千卡级算力集群，成功交付千万级规模的智能计算项目。

当前，国际巨头已实现Chiplet技术的大规模商业化应用，如AMD的Zen架构处理器、苹果M1 Ultra芯片均采用Chiplet设计，实现性能与成本的最优平衡；Intel、台积电等企业在3D堆叠、铜混合键合等前沿技术上持续领先，三星、SK海力士预计从下一代HBM产品开始大规模应用混合键合工艺，高端封装产能缺口达50%-60%。国内企业虽在封测环节实现局部突破，但在芯粒设计、系统集成、生态构建等方面仍有差距，高端产品市场份额较低。

未来，Chiplet技术将向更高集成度、更低功耗方向发展，除高性能计算、AI芯片外，还将向消费电子、汽车电子、工业控制等领域渗透。国内Chiplet技术已进入快速发展期，在封测技术、市场应用等方面取得显著进展，成为突破先进制程限制的重要路径。面对核心技术短板、生态协同不足等挑战，需通过持续研发投入、完善产业生态、加强国际合作等方式，推动技术从“跟跑”向“并跑”“领跑”转变。未来随着技术成熟度提升和应用场景拓展，Chiplet将成为国内半导体产业实现高质量发展的核心驱动力，为构建自主可控的半导体产业链提供关键支撑。