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编辑丨风云

研究背景

MoS₂等二维（2D）半导体被视为单数字纳米尺度下场效应晶体管（FET）的关键候选材料。然而，与硅基器件中强共价界面的Si-SiO₂不同，二维半导体与电介质及接触金属之间通常形成微弱的范德华（vdW）间隙。这一间隙作为低介电常数的物理间隔，会对器件的等效氧化层厚度（EOT）和接触电阻产生显著影响，是制约器件微缩的核心瓶颈。

关键问题

目前，二维材料的发展主要存在以下问题：

1、静电控制的物理极限

二维材料与绝缘体间的vdW间隙导致寄生串联电容，使得即便使用高κ电介质，也难以达到IRDS要求的亚5 Å等效氧化层厚度（EOT）。

2、接触电阻的微缩瓶颈

vdW间隙充当了类真空的隧道势垒，导致金属与通道间的电荷传输受阻，使得接触电阻难以满足2030年后180 Ω·μm的性能目标。

新思路

有鉴于此，维也纳工业大学Tibor Grasser、Tibor Grasser量化了泄漏抑制与静电及接触电阻微缩限制之间的权衡。结果表明，许多绝缘体无法达到微缩目标，且金属-通道接触也达不到要求的电阻值。拉链式界面（其中准共价键消除了vdW间隙而不产生悬空键）为实现超微型晶体管设计提供了一条途径。

技术方案：

1、研究了vdW间隙的特性

研究发现间隙源于微弱的界面结合能，平衡态下厚度约 1.4 Å，其物理本质是原子平面间的电荷稀疏真空区。

2、探究了vdW带隙的介电特性

间隙的低介电常数（κ≈2）带来约2.7 Å的EOT寄生惩罚，严重削弱了高κ材料的静电控制优势。

3、通过vdW间隙进行隧道传输

间隙充当高效隧道势垒，虽能抑制栅极漏电，却使接触电阻呈指数级增长，阻碍性能达标。

4、解析了vdW间隙施加的缩放限制

间隙占据了大部分EOT预算，使多数氧化物失效；采用消除间隙的“拉链式”界面是实现sub-5 Å EOT的必由之路。

技术优势：

1、首次定量揭示了权衡机制

本文论文首次量化了vdW间隙在抑制栅极泄漏（正面效应）与增加EOT/接触电阻（负面效应）之间的复杂权衡，并指出间隙的存在使多数高κ材料失效。

2、提出了“拉链式”界面方案

研究发现如β-BSO-BOS等“拉链式”界面能消除vdW间隙并保持电学连续性，为突破2D器件微缩限制提供了可行的工艺路径。

技术细节

vdW间隙的特性

从物理起源来看，二维半导体与绝缘体间的范德华界面结合能通常比全共价界面小1到2个数量级。例如，hBN或STO与MoS₂的表面结合能仅为15-30meV/Ų，而Si-SiO₂结合能高达eV/Ų级别。研究通过第一性原理计算定义了vdW间隙厚度(tvdW)，即相邻原子平面间的距离减去其共价半径之和，从而隔离出类真空区域。通过对多种界面（如绝缘体-MoS₂）的统计分析发现，平衡态下的vdW间隙厚度呈现窄分布特征，其平均值约为1.40 ± 0.22 Å。尽管该间隙在物理尺度上看似微不足道，但它创造了一个电荷分布极低的真空区域，晶体波函数在此处衰减为瞬态尾部。值得注意的是，并非所有界面都是纯vdW性质，某些结构如 β-BSO-BOS 会形成“拉链式”界面，其键合强度介于共价与vdW之间，这种界面能在不引入悬空键的情况下消除vdW间隙，是实现高性能集成的关键。

图  栅-绝缘层-沟道叠层中的界面效应

vdW带隙的介电特性

vdW间隙充当了一个低介电常数的界面层，显著降低了二维异质结构的垂直介电响应。研究利用空间变化的有效介电常数分布κ(z)描述这一现象：在原子层附近κ(z)达到峰值，而在vdW间隙区域降至接近1（真空极限）。计算显示，hBN-MoS₂堆栈中vdW间隙的有效介电常数约为1.7，而一系列代表性系统的平均值仅为2左右。这种低κ界面层会系统性地增加EOT，造成严重的静电损失。在平衡状态下，一个典型1.4 Å的vdW间隙会贡献约2.7 Å的EOT。这意味着在IRDS设定的9 Å目标中，仅界面间隙就占据了超过30%的预算。此外，层状材料（如多层MoS₂或hBN）内部也存在类似的间隙，导致其垂直介电常数随着层数减少而下降。这种现象意味着，即便选用体相介电常数极高的材料（如STO），在超薄极限下由于界面低κ层的串联作用，其有效电学性能也会大打折扣。

图  vdW间隙定义和统计

通过vdW间隙进行隧道传输

vdW间隙本质上是一个纳米级真空势垒，对电子在通道与栅极（或金属接触）间的隧道传输产生深远影响。利用WKB近似和NEGF量子输运模拟发现，vdW间隙的静电势接近真空水平，导致其势垒高度近似于材料的功函数。在石墨烯-hBN-石墨烯体系中，仅两个原子的vdW间隙就能使隧道电流下降约260倍。这种漏电流的指数级抑制在某些低κ应用中是有益的，但在接触电阻方面则是致命的。在金属-2D半导体接触中，vdW间隙作为隧道势垒显著限制了电荷注入效率。模拟显示，即使间隙仅增加几个埃，接触电阻Rc也会发生量级式的增长。由于大多数制造工艺（如转移打印）会引入比理论平衡态更大的间隙，这使得实际器件往往无法达到IRDS要求的180 Ω·μm总源漏电阻指标。只有通过界面工程消除间隙（传输率T→1），接触电阻才能逼近量子极限。

图  vdW带隙的介电性质

图  vdW间隙引起的调谐抑制

vdW间隙施加的缩放限制

将vdW间隙的影响纳入考虑后，二维晶体管的微缩前景变得严峻。IRDS2030年后的目标是CET < 9 Å，扣除MoS₂通道贡献的~3 Å后，留给绝缘体和vdW间隙的EOT总量仅剩6 Å。对于STO等超高κ材料，虽然体相性能优异，但界面死层和vdW间隙共同贡献的EOT往往就超过了6 Å，导致其最终无法满足指标。分析表明，只有当绝缘体的品质因数FoMins≳5且界面质量极高（死层参数D极小）时，才有可能达标。相比之下，中等κ值但具有良好能带偏移的材料（如LaF3）显示出一定的潜力，其EOT可微缩至3.9 Å左右。最终，消除vdW间隙被证明是进一步微缩的最有效手段：“拉链式”界面（如BSO-BOS）通过建立界面键合连续性，实现了sub-5 Å的EOT。这表明未来的器件设计必须跳出“寻找高bulk κ材料”的传统思维，转而关注如何通过界面工程（如施加应变或开发原生氧化物）来消除物理间隙。

图  vdW间隙对缩放限制的影响

展望

本研究通过定量分析证明，vdW间隙是二维半导体器件微缩过程中被长期低估的主导因素。它在垂直方向上增加了约2.7 Å的电学厚度，同时在水平方向上构成了高阻抗隧道势垒，使得单一追求高体相介电常数的发展模式在亚10 nm节点难以为继。研究强调，未来2D逻辑器件的突破将不再仅取决于通道材料的选择，而更依赖于能否通过“拉链式”界面工程等创新手段，消除界面真空层，恢复电学连续性，从而释放二维材料的固有静电优势。

参考文献：

MAHDI POURFATH, et al. Device-scaling constraints imposed by the van der Waals gap formed in two-dimensional materials. Science, 2026, 392(6800).

DOI: 10.1126/science.aeb2271

https://www.science.org/doi/10.1126/science.aeb2271#tab-contributors