搞定RISC-V设计与验证

RISC-V 的定制化能力正在加速 AI、边缘计算、汽车 SoC 的创新，但其丰富的可扩展性和多核异构架构，也让设计验证与硅后调试变得空前复杂。

作为 RISC-V 国际组织的贡献成员，西门子 EDA 推出四场在线研讨会，系统拆解从设计验证、硬件加速、形式化证明到 E-trace 调试的全流程实战方案——所有内容均来自真实客户项目，可复用、可落地。

⏰ 时间：2026.5.28 – 6.18 每周三/四 14:00-15:00

📍 形式：线上免费直播（1小时/场，含技术答疑）

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四场直播精要

第一场｜5月28日 14:00

助力 RISC‑V 成功：从验证到部署

西门子 EDA 客户技术经理李一凡主讲，展示完整 RISC‑V 设计验证与部署流程，涵盖定制指令验证、DFT 并行集成及大规模 AI 芯片案例，帮助团队缩短上市时间。

第二场｜6月3日 14:00

硬件辅助验证：提速 AI 时代 RISC‑V SoC 验证

产品经理李晨光分享 Veloce CS 平台如何实现仿真加速、原型验证与真实负载功耗分析“一站完成”，将系统级验证周期从月级压缩到天级。

第三场｜6月11日 14:00

形式化验证：RISC‑V 内核与 FPU 的数学证明

应用工程师王子麟讲解如何用数学证明替代随机仿真，系统化验证处理器内核与浮点单元的架构正确性，并通过 Agentic AI 自动发现仿真遗漏的边界违例。

第四场｜6月18日 14:00

系统调试与追踪：Tessent UltraSight‑V 解决方案

高级应用工程师郑蔚深度解析 RISC‑V E‑trace 标准，展示非侵入式多核追踪、DMA 快速代码上传及定位缓存一致性缺陷的真实案例。

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📚 立即预约直播，即可免费领取两本 RISC‑V 经典电子书：

《手把手教你设计CPU — RISCV处理器篇》(427页)

—— 处理器微架构与Verilog实现深度解析

《RISC‑V 架构与嵌入式开发快速入门》(375页)

—— 指令集详解与嵌入式开发实战

领取方式：添加以上小助理企微，发送注册成功截图，即可领取电子资料。

🎁 直播抽好礼（每场均有）：

• 提问礼：西门子头戴降噪蓝牙耳机

• 问卷礼：无线蓝牙键鼠套装

  

报名方式

📅 时间：2026.5.28 – 6.18 每周四 14:00
📍 形式：线上免费（1小时/场，含技术答疑）
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