南大校友，他，最新Nature，解决一项长期难题！

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编辑丨风云

研究背景

单片三维（3D）集成电路通过垂直堆叠器件层，能够显著提升逻辑电路的封装密度、互连带宽并降低能耗。

关键问题

目前，单片3D集成的主要存在以下问题：

1、层间性能失配严重

现有的BEOL兼容晶体管（如多晶硅、纳米管等）因材料本征缺陷，其电学性能和稳定性远低于底层单晶硅MOSFET。

2、低温集成与高质量平衡

传统的单晶硅工艺涉及高温掺杂激活，难以在不损坏底层金属连线和器件的低温环境下（≤400 °C）实现高质量集成。

新思路

有鉴于此，伊利诺伊大学厄巴纳-香槟分校曹庆（2004年获南京大学化学学士学位）等人展示了均匀掺杂的超薄（≤10 nm）单晶硅纳米膜可以通过卷对卷转移打印工艺进行垂直堆叠，该工艺可扩展至晶圆级，并对衬底形貌和表面粗糙度具有容忍性，使得多层互补无结晶体管能够在同一起始衬底上、在 ≤400 °C 的加工温度下顺序制造。这些器件的性能接近前端工艺（FEOL）硅MOSFET，电流密度超过 650 µA µm⁻¹，且具有亚10纳米的层间对准精度，可实现高密度垂直集成。基于高达三层的集成，在晶体管级粒度上垂直构建了逻辑门（包括反相器、NAND、NOR门）和静态随机存取存储器（SRAM）单元。该演示为实现基于硅的单片3D电路提供了一条有前途的途径，特别是对于研究和低批量原型设计。

技术方案：

1、利用卷对卷低温转移技术实现了硅膜晶圆级堆叠 

作者研发了卷对卷转移打印工艺，在低于200 °C下实现了高质量单晶硅纳米膜的晶圆级堆叠。该技术对衬底形貌兼容性极强，且膜层厚度极其均匀（σ < 1 nm），确保了高性能的层间界面。

2、在400 °C热预算下制造了高性能无结晶体管

研究采用无结结构规避高温掺杂激活，在后端兼容热预算内制造出电流密度超650 µA/µm的器件。其性能媲美前端工艺单晶硅，且层间对准精度达10 nm以内，实现了高性能垂直集成。

3、证实了垂直集成逻辑电路显著提升封装密度

研究通过垂直堆叠构建了逻辑门及三层SRAM，将电路占地面积缩减至原始三分之一。系统在0.7 V低压下运行稳健，证明了单片3D集成能显著提升封装密度并有效降低互连延迟。

技术优势：

1、开发了晶圆级卷对卷低温转移技术

本研究实现了在<200 °C 条件下将高质量单晶硅纳米膜高效堆叠至多种衬底，且对表面粗糙度具有极高耐受性。

2、实现了高性能BEOL兼容3D逻辑电路

研究在≤400 °C热预算内制造出电流密度超650 µA µm^-1的无结晶体管，并垂直集成了三层 SRAM 等复杂电路。

技术细节

硅纳米膜的晶片级堆叠

研究人员开发了一种高效的卷对卷转移打印工艺，成功实现了超薄（≤10 nm）单晶硅纳米膜在晶圆级规模的垂直堆叠。该过程首先通过热氧化和原子层刻蚀将SOI晶圆的硅层减薄，并进行均匀的n型或p型掺杂。随后利用氢氟酸（HF）释放纳米膜，并配合表面活性剂减少表面张力以防止裂纹。通过热释放胶带和PVA/光刻胶支撑层，纳米膜可以在低于200 °C的温度下被精确转移到含有底层电路的目标衬底上。实验证明，这种方法能够覆盖4英寸甚至8英寸晶圆，且转移后的膜层保持了极高的厚度均匀性（标准差σ < 1 nm）和原子级平整度。由于超薄硅膜具有机械柔性，该工艺对接收衬底的平整度要求显著放宽，即使在具有沟槽的粗糙表面也能实现保形接触，且界面键合能量可超过 1250 mJ m^-2。这种重复堆叠能力为制造多层（>2层）单晶硅结构提供了基础，每层之间通过薄的层间电介质（ILD）隔离。

图  单晶硅纳米膜的晶片级单片3D堆叠

图  基于转移单晶硅纳米膜的BEOL兼容无结晶体管

可堆叠硅无结晶体管

为了克服传统MOSFET因高浓度梯度激活所需的极高温度（>500-650 °C），本研究采用了无结（Junctionless）晶体管设计。该设计利用均匀掺杂的硅体作为导电沟道，在开启状态下表现为低接触电阻电阻器，在关闭状态下则完全耗尽。这种结构允许所有制造步骤（包括金属接触、ALD沉积高k栅介质和金属栅极形成）均在 BEOL 兼容的 ≤400 °C 热预算内完成。实验结果显示，这些器件在 180-200 nm 沟道长度下表现出卓越性能，p-FET和n-FET的电流密度分别超过 650 µA µm^-1和 550 µA µm^-1，开关比达 10⁶。通过与现有的多晶硅、金属氧化物及二维材料等BEOL兼容技术对比，基于单晶硅纳米膜的器件在饱和电流和转导特性上高出2至3倍，且层间对准误差低于 8 nm。此外，跨三层堆叠的器件展现了高度的性能一致性，迁移率仅略低于体硅水平，验证了该集成方案在垂直方向上的鲁棒性。

图  三层硅纳米膜无结晶体管单片集成在晶圆级

单片3D互补逻辑电路

基于高性能的互补无结晶体管，研究团队演示了在不同层间通过短垂直通孔（via）连接而成的逻辑电路。首先，通过将p-FET垂直堆叠在n-FET之上，构建了单片3D反相器，其电压增益高达 36-45 V/V，且在 VDD 低至 0.7 V 时仍能正常工作。相比传统的2D布局，单片3D集成使 NOR 门和 NAND 门的器件集成密度提升了近两倍，实际面积减少了约 44%。更进一步，研究人员将六管静态随机存取存储器（SRAM）单元折叠集成到三个硅层中，底层两层形成锁存器，顶层放置访问晶体管。这种设计不仅将电路占地面积缩小了三倍，还通过分层布局消除了阱隔离需求，并允许独立优化不同功能的晶体管尺寸。实验测试证实，3D SRAM 具有完整的保持、读取和写入操作功能，其静态噪声容限窗口对称且宽大，体现了优异的层间性能匹配和可靠性。这种在晶体管级粒度实现的垂直集成，为突破摩尔定律的密度瓶颈提供了切实可行的单晶硅路径。

图  基于BEOL兼容硅无结晶体管的单片3D集成逻辑电路

展望

本文报道了一种突破性的单片3D集成方案，通过在低温下转移打印单晶硅纳米膜，成功在BEOL兼容的热预算内构建了高性能电路。该研究解决了长期以来三维集成中顶层半导体性能低下的难题，实现的器件性能达到了FEOL标准，并展示了大幅缩减面积的3D SRAM等复杂电路。这一成果证明了利用成熟单晶硅材料在单片3D集成领域继续推进摩尔定律的可行性，为未来高性能计算系统的垂直扩展开辟了新方向。

参考文献：

Lam, B., Yu, Y.M., Nam, H. et al. Monolithic three-dimensional integration of silicon transistors. Nature (2026). 

https://doi.org/10.1038/s41586-026-10496-6