论韬（τ）定律底层核心技术及创新玻璃基封装

摘要：人类大脑思维存在一个普适的“优先选择”原则：效率最高，价值最大，然而不同方法导致的结果不尽相同，睿智的思维才能引领出一片新天地。华为最新发表了关于韬（τ）定律的主题演讲，阐述了创新的逻辑思维变换和逻辑折叠（Logic Folding）技术，在没有使用昂贵的极紫外（EUV）光刻机及相应配套设备和材料的条件下，经过6年的实践，完成了麒麟芯片-2026和麒麟芯片-2027的流片，华为在演讲中披露在固定工艺节点下，实现了半导体芯片晶体管密度提升55%，能效比提升41%，和主频提升13%，以及在采用智能冗余技术的情况下良率达到近乎100%。其晶体管密度已接近台积电3nm制程（N3）的水平，预计2031年将进一步提升至等效1.4nm（N1.4）制程的新高度。这是半导体领域一项新的创新，它将深刻改变从设计软件，生产工艺到设备以及随后的先进封装在内的整个电子系统生态体系，ASML的极紫外EUV光刻机垄断地位也将受到挑战。

当讨论“一个物体从点A移动到点B”的运行问题时，人们脑海中首先浮现的是空间图像——位置和路径，并倾向于选择最短路径，因为最短路径意味着最高效率。这种常规思维可认为“几何思维”，其源于我们无时无刻不生活在真实的几何空间之中，当情况稍显复杂时，智者会转入“时间思维”，思考如何快速从A到B，即选择最短时间，当情况更加复杂时，进一步进入“理性思维”，兼顾省时、高效又省钱。而当面对极端复杂、看似不可能实现的情况时，人们便进入深度思考，即“逻辑思维”，力图突破常规，变不可能为可能，实现超越。

在半导体芯片最尖端的领域，我国长期遭受到西方不公正制裁，在缺乏极紫外EUV光刻机条件下，高端芯片的研究和生产面临极大困难，经过长达6年的努力和实践，华为公司通过“思维变换”将半导体芯片几十年长期以来固化了的“几何缩微”原则变换为“时间缩微”，并结合创新的“逻辑折叠”技术，在看似无路可走的情况下，成功实现了高端芯片的突破与超越，变不可能为可能。

“最短路径原则”在通常情况下是正确的，但在特殊或复杂情境下，盲目坚持则不够明智。“伯努利最短滑行时间原理”指出，两点之间直线路径最短，但在重力作用下滑行最快的路径却是一条曲线——摆线。这从物理层面揭示了“直线距离最短，移动时间最快”这一直觉并不完全准确。摩尔定律起源于1965年，其核心是通过缩小晶体管尺寸（几何缩微）在相同面积内容纳更多晶体管，即增大晶体管密度，从而提升性能。该定律正确指导了芯片发展五、六十年，成功将半导体产业从当时的10μm推进至10nm，直至当今1nm的物理极限，缩微了三到四个数量级，功不可没。2010年前后，摩尔定律进展开始放缓。2016年，英特尔停滞在10nm制程，同年，《麻省理工科技评论（MIT Technology Review）》发文宣称摩尔定律已死。2022年，英伟达CEO黄仁勋再次宣布摩尔定律死亡，即第二次死亡。摩尔定律因此被戏称为“薛定谔的猫”，既死又活。在全球对摩尔定律感到迷茫之际，华为提出了韬（τ）定律。

韬（τ）定律意指通过减少信号传递时间来提升效率。正如伯努利原理所示，时间权重大于几何（尺寸）的权重。在半导体芯片及电子互连系统的设计与制造中，时间（τ）可被视为比几何尺寸更有效、更根本的物理参量。类似于摩尔定律，韬（τ）定律并不是一个基于理论和实验研究归纳得出或被数学证明了的自然规律和科学定理，而是一个新的思维方法和经验规律，它可以被认为是对摩尔定律的继承和发扬，特别在芯片尺寸步入物理极限，摩尔定律难以为继时，及时出来指导半导体继续向前发展。它的出现还会对垄断半导体高端芯片制造的EUV光刻机的地位带来很大挑战。韬（τ）定律发表后立即引起了国内外热烈反响，不过其中部分议论没有涉及到它的实质，有些读者或有误读和误解，文中第三节将予以仔细讨论。

这里作者试图以简洁的方式解析华为公司最新提出的韬（τ）定律，该定律也被称为“何氏定律”。2026年5月25日，也即IEEE国际重构玻璃基板技术路线论坛（iTGV2026）召开前两天，华为半导体业务部总裁何庭波在上海IEEE国际电路系统研讨会（ISCAS2026）上发表了题为“多层电子系统的时间缩放理论”的演讲，提出了指导半导体产业发展的新原则——韬（τ）定律。希腊字符韬（τ）在物理与工程中通常代表时间常数。华为韬（τ）定律的核心是用“时间缩微”替代摩尔定律中的“几何缩微”来作为半导体演进的新指导原则。摩尔定律的本质正是通过几何缩微来减小信号传递与交换时间。因此，采用更为底层的时间参数更为简洁，也更接近事物本质。随着制程进一步缩小，摩尔定律变得飘忽不定，于是出现了“更多摩尔（More Moore）”、“超越摩尔（More Than Moore）”、“后摩尔（Post Moore）”等一系列繁杂的命名体系，使其名副其实地成为“薛定谔的猫”。而采用韬（τ）定律后，一切变得简单明了且具有连贯性。此外，摩尔定律往往多限于半导体芯片生产，而韬（τ）定律则贯穿从晶体管，电路，芯片，封装到系统层面的多层级协同优化体系，涵盖了整个电子系统的互连，时间跨度高达12个数量级。这个多层互连系统可用一个复杂函数表示：

式中τₗ，τ₂，τ₃，τᵢ，...，τₙ分别代表晶体管，电路，芯片，封装，系统层级等的特征时间常数。在整个系统的设计与制造过程中，全部以时间参数τ作为唯一参量。在华为的韬（τ）定律中，这被称为多层（Multi-layer）电子系统，它的基本思想是从系统层面出发，将晶体管、电路、芯片、封装直至整个电子系统的所有互连体系纳入“时间域（time domain）”中考量，用时间τ替代摩尔定律中的“空间（特征尺寸CD）”，将全域τ的缩微作为统一的优化目标。

10多年前，也就是英特尔陷入困境时，AMD提出了小芯片（Chiplet）异构集成的设想，把不同功能和不同制程的芯片集成在一块基板上（2.5D封装）。随后把许多独立的存储芯片重叠在一起，信号从一块芯片通过TSV（Through Silicon Via）垂直传到另一块芯片，构成2.5D/3D封装。

韬（τ）定律的底层核心技术是“逻辑折叠（Logical Folding）”。信号在芯片内运行时，可根据逻辑设计从点A沿可能的最佳路径以最快速度到达另一点B，也即在最短时间内完成信号传递与交换。这条路径可以是二维平面内的直线，折线或曲线，也可以在三维空间垂直方向折叠上下运行，只要满足时间最优原则——第一性原理。迄今为止，所有半导体厂家设计和生产的芯片内的晶体管电路均采用平面架构，将信号传递路径限定在二维平面内。“逻辑折叠”打破了这一原则，从二维平面扩展到三维空间，三维空间允许较大自由度来设计电信号的路径，逻辑折叠技术先将一个原来的逻辑芯片电路根据最佳时间原则，进行重新设计，把它们拆分为上下两层，分别制造，使关键电路更加靠近，通过硅通孔（TSV）板和混合键合先进封装把它们再互连起来，流片的硅通孔的孔间距小于6μm，键合间距为1.5~2μm，套刻精度优于0.5μm，极为精密，这样原来芯片的平面架构变成了逻辑折叠三维架构。

此时原在二维平面中的信号交换现在可以在三维空间进行，两层晶体管最终被封装在一个芯片里——3D芯片，可称为真3D（True 3D）。这是同一逻辑芯片内晶体管或电路折叠，完全不同于传统的芯片叠加（3D封装），前者属于三维芯片设计和前道制造，后者属于后道制造和封装。据华为报告称，由逻辑折叠设计和制造的3D芯片布线长度较传统2D芯片缩短1/3，此时距离最短、延迟最小、功耗最低、性能最好，可概括为“四最”。这便是韬（τ）定律的美妙魔力，也是目前可想象到的最佳解决方案。还有，由于电路折叠，面积减小，整个芯片也变小了，有利于系统微型化。

关于晶体管密度，何庭波在演讲中称，华为经过六年实践，麒麟-2026和麒麟-2027两款芯片已完成流片，其单代产品从每平方毫米1.55亿晶体管提升到每平方毫米2.38亿晶体管，提升53.5%，接近台积电3nm（N3）制程的2.5~2.9亿晶体管水平，超过三星3nm（3GAE）制程的1.7亿，能效比提升41%，主频提升13%。

关于良率，报告说他们采用了“智能冗余（Smart Redundancy）”技术，良率达到了近乎100%。在电路设计时，预先增设一部分备用电路，在使用时，智能算法会自动启用备用资源进行替换或补偿那些不良电路。这样就很好地解决了良率问题。

根据韬（τ）定律，演讲报告预计到2031年将突破每平方毫米4亿晶体管，这将可能超过台积电2nm制程的每平方毫米3.33亿晶体管能力，并有望达到1.4nm（N1.4）节点制程水平。这样在没有极紫外EUV曝光机，而在固定工艺节点下，通过三维逻辑重构，芯片性能也有望达1.4nm节点水平。在主频性能方面，华为给出了将来麒麟芯片2023年到2029年主频性能发展路线图。

表1　华为麒麟CPU主频性能发展路线图

从上面华为发表的结果和发展趋势来看，它们已经在等效晶体管密度和主频性能方面取得了突破。但是韬（τ）定律还是面临几个巨大挑战：（1）逻辑折叠三维电子设计自动化软件3D EDA，这是一个崭新的课题，难度和2D软件不在一个数量级，不过这里不需要5nm以下的细度，（2）逻辑折叠混合键合晶体管电路真3D先进封装，这也是崭新的和极困难的，还有（3）散热问题，两层电路的散热比单层挑战要大很多，需要创建新的冷却方案。

韬（τ）定律一经推出，便引起国内外热烈讨论，大多数给予了十分正面肯定和赞赏，有部分质疑的，也有的评论把芯片内真3D电路折叠和芯片叠加3D封装这两个概念混淆起来。一国际著名芯片公司负责人面对媒体和公众时，肯定了“韬（τ）定律”是一个重大突破，芯片堆叠（Die Stacking）和混合键合是一个好技术，让华为芯片晶体管数量翻倍，以至3倍或4倍。但是又认为台积电10年前就已经耕耘这项技术了，这里有可能把3D电路折叠和3D芯片叠加混淆了。华为这里的逻辑折叠与10年前开始的存储芯片堆叠显然不同，这是两个层面上的技术。华为是逻辑电路折叠，不是芯片（存储）堆叠。另外，常规的芯片堆叠技术很难使7nm（DUV）光刻技术做出等效3nm和1.4nm（EUV）制程制造的芯片。

经过数年研究，人们很早就发现有机基板存在着物理极限，它的模量低，机械稳定性差，板面易翘曲，表面粗糙，难以光刻细线，互连度低，热膨胀系数CTE 高和热稳定性差等一系列问题，工业界解决的办法是增加玻璃纤维层数，增加厚度，减小玻璃纤维的CTE，改变玻璃纤维结构以改善表面光洁度等。2008年，美国佐治亚理工学院封装研究中心Georgia Institute of Technology / Packaging Research Center（GIT/PRC）提出用平板玻璃替代玻璃纤维的建议，玻璃可以同时解决模量低，膨胀系数高，热稳定差，互连度低等一系列问题。同年便着手和康宁，AGC等公司合作，采用超薄玻璃制作高性能基板的研究，次年完成了全球第一例带有TGV和2+2四层重布线层RDLs的玻璃基板样品的制作和超薄玻璃工艺的研究，结果表明玻璃兼有陶瓷基板优越的高频性能和硅基板高密度的优点而免除了两者的缺点。

韬（τ）定律的应用不限于芯片内部晶体管层面的“真3D”逻辑折叠的时间缩微，它也延伸至整个电子系统的各个层级，包括先进封装的异构集成与系统级先进封装。而目前玻璃基板正是这一层级最优选择。在韬（τ）定律提出的第三天，本文作者在国际“重构玻璃基板技术路线论坛”上作了题为“从CoWoS到CoGoS：先进封装里程碑式变革”的演讲，讨论了AI算力时代下封装技术的新方向，这里CoWoS的全称是Chip-on-Wafer-on-Substrate，CoGoS的全称是Chip-on-Glass-on-Substrate。

报告指出，现代AI芯片由GPU/CPU/HBM及超高密度基板组成，这些高端芯片如同超级跑车，基板就是通畅的多通道超级公路，它们一起构成了超级算力系统。不幸的是这条超级公路（基板）却是这个系统算力的短板。在现代AI芯片中，图形处理器（GPU）、中央处理器（CPU）和高带宽存储器（HBM）之间的大量信号快速传输与交换，必须在高密度互连基板或中介板上完成。它们共同构成了AI电子系统的三大核心。

然而，封装基板的互连密度远低于芯片内部晶体管的互连密度，随着AI算力提升，封装基板面临着越来越大的挑战。首先是封装基板尺寸，台积电CoWoS技术一直以高互连密度垄断高端芯片封装十多年，然而到了当今，硅片的圆形结构和300mm的直径，已不能适应AI对大封装基板的需要，目前主流AI芯片的封装基板尺寸集中在50mm×50mm至80mm×80mm，未来对大尺寸基板的要求在100mm×100mm以上，目前硅晶圆的效率非常低。其次是互连密度，有机基板可以满足大基板的要求，但是不能满足互连密度的要求，有机基板的互连度是硅基板的1/（10~20）。玻璃基板以极其优越的物理，机械和化学性能，低成本，矩形结构，超大面积，成为目前能满足这些挑战的有竞争力的候选平台。

具体来看，玻璃基板的优点是（1）矩形大面积，玻璃材料制造商可以提供510mm×515mm和600mm×600mm的平板玻璃，它能承载AI大封装所需的异制集成，它的效率比硅晶圆要高2~8倍，（2）玻璃刚性好，表面平整光洁允许超级细线制作，实验结果显示玻璃基板具有制备一微米和亚微米细线的能力，可实现500 IOs / mm / layer的布线密度。而且成本低廉，（3）热膨胀系数低，可以很好与芯片匹配，减小应力和翘曲。更重要的是玻璃的热膨胀系数可调，日本AGC玻璃公司资料显示，它们生产玻璃的热膨胀系数在3~9×10⁻⁶/℃之间，这样可以选择用以进行系统（芯片-玻璃中介板-有机基板）匹配，降低整个封装体系的热应力，改善可靠性，（4）低介电常数，低高频损耗和良好的超高频特性，玻璃的介电常数仅是硅的1/3，射频损耗可降低50%以上，是5G/6G通信的良好材料，（5）高温稳定性，它比有机基板更适合大功率AI芯片对热管理的要求。此外，玻璃基板还有许多其他优良特性。

据报道，采用玻璃基板的AI加速器，其数据传输延迟可比台积电CoWoS降低40%以上，AI总算力与能效比可提升50%以上。关于玻璃基板的结构，玻璃通孔（TGV），材料和加工工艺以及可靠性研究，可以参阅赵瑾等发表的“玻璃基板技术研究进展”。图1（a）示出了直径为300mm的圆形硅片和矩形玻璃基板效率比较，玻璃基板效率可以提高2~8倍，图1（b）列示出了玻璃基板的十大优点。图2示出了（a）4层RDL 100mm×70mm单颗玻璃大封装测试样品，尺寸稳定性小于1μm，图2（b）玻璃基板上1μm光刻细线和（c）硅中介板/玻璃基板/有机基板/PCB互连密度（IO/mm/layer）能力比较图。

韬（τ）定律的应用并不局限于晶体管领域，在改善整体系统主频、带宽、数据传输、能效、总算力等多方面均有指导作用。为了最大程度实现AI系统性能的突破，采用面型玻璃作为AI大封装基板已是当前最佳选择。先进玻璃封装类型包含：（1）玻璃中介板CoGoS，芯片在玻璃在有机基板上，它和台积电的CoWoS类似，可以实现超高密度互连，（2）玻璃封装基板CoG（Chip-on-Glass），玻璃可以进行双面加工，它可以直接连到PCB上组成电子系统，而免除了有机基板，这个技术叫芯片在玻璃基板上CoG，它可以把CoGoS三级封装简化为两级封装，免除了有机基板，成本降低，用途广泛，和（3）芯片嵌入玻璃（CiG），玻璃上可以打孔开槽，将芯片嵌入玻璃中（Chip-in-Glass），实现超薄封装，成本低，性能好，这个技术也称为面板玻璃嵌入GPE（Panel Glass Embedding），（4）光电互连基板，玻璃基板还非常适合下一代光电互连系统，如共封装CPO（Co-Packaged Optics）和Micro-LED光学等。

随着AI需求的急速膨胀，台积电CoWoS在产量上已远远无法满足英伟达，苹果，谷歌等用户的需求。台积电已暂停购买高数值孔径HN-EUV光刻机，将投资重心转向先进封装，大力投资建设新的CoWoS封装生产线，另据报道台积电已开始转移CoWoS为CoPoS（Chip-on-Panel-on-Substrate），采用750mm×620mm大面积玻璃，计划2026年建立首条生产线并于2028~29年规模生产。目前，玻璃基板正成为世界半导体强国及各顶级公司争夺的技术高地，预计玻璃基板的市场今后十年的年增长率为12~15%，美国、韩国、日本、德国，中国台湾等均投入巨资，纷纷组建产学研联盟，联合攻关，大力投资，共同开展面板级玻璃基板和中介板的研发与生产。国内许多公司和学校在材料和工艺等方面都投入重金研发。玻璃基板是一个复杂的系统工程，没有任何一家公司能够独立完成，我们必须在多层电子系统框架下加强合作，加速研发玻璃基板基本技术和异构集成技术，结合新一代的逻辑折叠芯片和玻璃封装，实现系统级逻辑折叠的物理落地。

文章概要性的阐述了韬（τ）定律及其核心“逻辑折叠”，并从哲学、物理与工程实践三个层面揭示了该定律对半导体产业发展的重要意义。该定律以“时间缩微”替代摩尔定律的“几何缩微”，将信号传输时间作为核心参量，实现芯片内部晶体管/电路的逻辑折叠架构和信号的三维折叠传输。经过六年实践，在没有依赖极紫外EUV光刻机的情况下，华为麒麟芯片的等效晶体管密度已接近台积电3nm（N3）和超过了三星3nm节点的水平，预计2031年超越2nm，达到等效1.4nm的新高度。此外，玻璃基板因其大面积、高互连密度、低损耗等优势，是实现系统级逻辑折叠的理想载体。结合新一代高端芯片与新型玻璃基板技术，可显著降低延迟、提升AI算力与能效。目前在芯片设计软件，逻辑折叠架构制造工艺，玻璃基板规模生产，TGV良率，以及设备等生态等方面都还面临着巨大挑战，当前韬（τ）定律正推动半导体产业从芯片设计，设备和工艺、到先进封装的全生态重构，是中国实现高端芯片，先进封装到系统突破的关键路径。

来源：刘复汉1, 彭博方2. 论韬（τ）定律底层核心技术及创新玻璃基封装[J]. 电子与封装, doi: 10.16257/j.cnki.1681-1070.2026.0154.，侵删

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