英特尔要颠覆HBM？

日前，博主Underfox3披露了英特尔的一项专利，揭示了其提出的跨批次内存（XBM），这是一种超高带宽内存，相较于当前标准提供了一些显著改进，未来可能成为HBM4的直接竞争对手。

XBM 的基本理念是用 32 GT/s UCIe 链接替换 HBM 超宽并行接口，从而实现芯片原生集成和更简单的封装，降低生产成本。XBM 还提出后端 1T1C DRAM 和细粒度数据块级冗余，用于故障恢复。

除了已经提到的内容外，重要的是要强调 UCIe 规范的快速发展，以及它们在工业界和学术界的广泛采用和发展。同时，我们也注意到，Intel 从 HMC 和 MCDRAM 的错误中吸取了教训，带来了多项改进，最重要的是 UCIe 标准，这无疑将导致更广泛的采用。

英特尔最新的内存技术申请文件悄然实现了一项颠覆性的突破。它将晶体管集成到芯片后端布线层（即堆叠在其上的低温金属层）的每个DRAM单元内部。这并非传统的内存制造方式：DRAM一直以来都是蚀刻在下方的晶体硅前端层中。该申请文件要求将这些芯片堆叠八层，并将模块尺寸设计为与最新一代高带宽内存HBM4（用于AI加速器）的尺寸相同。将单元移至后端，改变的不仅仅是规格参数，更会改变能够制造这种内存的工厂类型。

这是英特尔名下出现的一种奇怪现象。英特尔在2021年将其NAND闪存业务出售给了SK海力士，并在次年停止了Optane内存产品线的生产。全球HBM内存由三家公司生产，而英特尔并未销售任何产品。需要强调的是，这只是一个已发布的应用，并非产品本身。

但它的举措非常精准。英特尔的申请将DRAM单元移至可堆叠的后端逻辑层，如果良率数据属实，那么能够生产HBM芯片的公司将不再是三家。

剥离申请文件中的核心权利要求，一切都取决于一个词。一行字概括了整个思路：“实施例指向具有后端晶体管的超高带宽存储器（HBM）”。根据申请文件，权利要求1要求堆栈中的每个存储芯片都包含特定类型的存储单元。

“芯片堆叠中的每个存储芯片包括一个晶体管和一个电容器（1T1C）后端动态随机存取存储器（DRAM）。” 

DRAM 的标准单元是 1T1C 单元：一个晶体管用于选择一位，一个电容器用于保持该位。这部分很普通。真正承载负载的是后端。

在普通的存储芯片中，晶体管被蚀刻在芯片底部的晶体硅中。工程师们将这一层称为前端。后端则是堆叠在其上方的所有部分：低温沉积的金属导线。将访问晶体管构建在前端，就形成了一种薄膜晶体管。这种器件是以薄涂层的形式沉积在导线中，而不是蚀刻在下方的硅中。申请文件的描述对此进行了详细说明，展示了堆叠在一起的薄膜晶体管层。它还给出了这种芯片的尺寸，“基于后端晶体管，芯片容量约为1.5 GB”。

图 1F：后端单元的示意图。堆叠的分解图显示了标有 TRANSISTOR 的层，薄膜晶体管 用于切换每个单元，并由垂直互连区域分隔。

这个位置才是关键所在，而真正值得关注的是，该申请并未对它进行任何改动。该单元是 1T1C 型，这意味着它仍然包含一个电容，这个微小的电荷阱用于存储每个比特，也是 DRAM 中最难缩小尺寸的部件。该申请将电容移至后端，与晶体管并排。这仍然是一个单电容单元。后端的移动只是重新安置了 DRAM 中最难缩小的部件，并没有将其移除。

单个后端芯片的性能无法与HBM相媲美。但多层堆叠的后端芯片或许可以，而本申请文件正是基于这种堆叠方式设计的。它描述了一种堆叠高度可达八层甚至更高的存储立方体。为了实现这种多层堆叠，硅片被减薄。数据通过专利中所谓的TSV沟槽向下传输：这些沟槽是由直接贯穿每个芯片的硅通孔组成的列。它们将数据流量分割成许多独立的子通道，即并行数据通道。存储器的带宽取决于这些子通道的总宽度。

图 1G：一个存储器构建模块。八个子通道由四个垂直 TSV 槽分隔，重复的单元将文件尺寸朝向 HBM4 的封装。

所有信号都通过位于堆叠底部的基片（一个小型控制器芯片）输出，该基片负责信号的收发。基片通过 UCIe（通用芯片互连高速接口）与处理器建立高速连接。UCIe 是芯片间互连的行业标准。基片还包含备用内存阵列，可在堆叠完成后替换故障的内存阵列。这相当于为堆叠后无法返工的部件预留了维修预算。

目标明确指出，英特尔将每个芯片的尺寸设定为“0.5-5 GB”。文件中写道，整个模块的设计目标是“与HBM4的封装尺寸相匹配”。这只是纸面上的目标，而非实际测试结果：文件中没有提及带宽、成本或良率等数据，无法证明已实现匹配。

至此，申请文件中的原文戛然而止，解读工作正式开始。权利要求1中提到“后端”，但从未提及“代工厂”、“逻辑芯片制造厂”或“无需DRAM芯片制造厂”。接下来，我将解读这一个词对于谁能制造这种存储器可能意味着什么，而这种推断完全出自本人，而非文件本身。

如今，DRAM 和由其衍生的 HBM 均在专用的晶体硅晶圆厂中生产。这扇门非常狭窄。全球 DRAM 仅由三家制造商生产，而 HBM 的供应则更为紧张：SK 海力士一家就占据了约 60% 的市场份额，三星和美光则瓜分了剩余的大部分份额。人工智能加速器内存不足的原因就在于此。

后端晶体管或许能拓宽这扇门。由于它是在低温下沉积在线路中的，因此无需像专用DRAM晶圆厂那样使用晶体硅DRAM前端。一家已经拥有逻辑电路和先进封装技术的代工厂，原则上可以通过自己的生产线生产HBM级内存，而无需从三家供应商之一购买。这就是“后端”一词的战略意义所在。后端属于逻辑电路和封装领域，而非DRAM前端。

图 1A：逻辑和存储器集成在一个封装中。逻辑芯片位于高带宽存储器堆叠旁边，两者通过单个中介层连接，该中介层是连接两个芯片的硅桥。

这并非一篇孤立的论文。相关进展已公开：英特尔和软银正在联合开发一种名为 ZAM 或 HB3DM 的堆叠式内存，其目标直指 HBM。两者之间存在联系，但并不完全一致。ZAM 的公开特征是其对角 Z 形堆叠结构；而这份文件关注的重点是后端晶体管单元，该单元由垂直 TSV 沟槽排列而成。目标相同，但文件不同，因此不能将它们称为同一款芯片。

冷静来看，反对的理由很充分，应该全力以赴。这只是一项已公开的专利申请，并非已授权专利，也不是实际产品。权利要求1只限定了一个词。它既没有指明沟道材料，也没有声称采用了逻辑兼容的工艺，更没有承诺良率。更激进的方案是去掉电容器；在imec的无电容电池中，两个薄膜晶体管完全取代了存储电容器，但即便如此，这仍然只是实验室成果。

与此同时，现有厂商也并未袖手旁观。SK海力士、三星和美光各自都在推进3D-DRAM项目，其中SK海力士的目标是在2030年左右推出。相比之下，SK海力士的一份没有具体数据的申请文件，与三家已获得资金支持的路线图相比，可能会显得无关紧要。

以上所述属实，但都未能触及该诉讼真正要解决的关键问题。该单元属于后端。这是逻辑封装生产线无需拥有DRAM前端即可实现的特性，因此，悬而未决的问题在于数量，而非方向。现有厂商选择3D-DRAM并非反驳，而是证实了这条道路的存在，而这份文件则描绘了一条不同的发展路径。

甚至连英特尔自己的项目中也透露出蛛丝马迹。在ZAM项目中，实际负责DRAM制造的合作伙伴是Powerchip，而不是英特尔。如果目标是提升设计和封装能力，而不是重返内存制造厂，那么这样的结果也在情理之中。

这就是投资者需要面对的局面。方向毋庸置疑。声明1明确指出，存储单元是内置在后端的。

上述限制依然有效。其中之一是炒作的上限：这是 1T1C 芯片，因此电容被移到了后端而不是被移除。在 HBM 密度和良率下，后端电容是目前还没有人真正交付过的。

测试结果取决于具体数据，而时间紧迫。英特尔和软银的ZAM将于6月在VLSI 2026大会上亮相。其密度、良率和每比特成本将决定这类高堆叠式挑战者能否超越HBM4。这测试的是整个技术类别，而非本次申请文件中的具体单元：ZAM尚未被证实可以使用后端晶体管单元，而且后端单元本身也尚未有公开的验证案例。该技术家族的目标是在2029年左右实现商业化。这些数据才是值得关注的重点。

如果后端芯片的容量和良率能够以可行的成本达到 HBM4 的水平，代工厂就可以将HBM 级内存作为单独的报价项目。人工智能硬件领域最紧张的瓶颈将得以突破。如果最终数据未能达到预期，则需要等待后续流程跟上。

该存储单元位于后端。它是否会成为实现 HBM 的第四条路径，现在取决于产品良率，而不是架构。

英特尔于 2026 年 7 月 2 日提交的一项专利申请，该申请揭示了该公司旨在解决当前基于中介层的 HBM 封装和成本瓶颈的新型高带宽内存(HBM) 架构计划。这项专利申请于 2024 年 12 月 26 日提交，描述了英特尔称之为跨批次内存 (XBM) 的技术，这是一种“带有后端晶体管的超高带宽内存”，其目标是在保持与HBM4相同尺寸的同时，用后端 (BEOL) 晶体管和串行通用芯片互连高速 (UCIe) 链路取代传统的 DRAM 及其超宽接口。

英特尔提出的设计方案是一种内存堆栈，它通过去掉昂贵的硅中介层并缩小封装尺寸来解决传统 HBM 内存组装成本高的问题，同时还内置了缺陷修复功能。

该文件描述了一种内存芯片堆叠结构，每个芯片包含一个单晶体管单电容 (1T1C) DRAM，该 DRAM 采用后端工艺制造，并通过硅通孔 (TSV) “沟槽”和双面高带宽互连 (HBI) 连接在一起。英特尔描述每个芯片容量约为 1.5 GB，包含 768 个“数据块”，排列成 32×24 的网格，分为 8 个通道，每个通道又分为 8 个子通道，堆叠高度为 8 层，并可扩展至 16 层。数据随后通过 UCIe I/O 接口以每秒 32 千兆传输 (GT/s) 的速度离开堆叠结构，最终通过一个基准芯片输出。

要理解英特尔正在做的改变，回顾一下标准高带宽内存（HBM）的工作原理很有帮助。HBM 将 DRAM 芯片垂直堆叠在基础逻辑芯片上，通过 TSV 将它们连接起来，并通过硅中介层使用极宽的并行接口与处理器通信——每个堆叠的接口带宽约为 1024 位。这种带宽正是 HBM 实现高带宽的关键，但也正是它封装成本高昂且难以扩展的原因，因为每条线路都必须穿过位于内存芯片和计算芯片之间的中介层。随着 AI 加速器的发展速度超过了内存的读写速度，这种“内存墙”已成为性能的主要瓶颈，这也是为什么几乎所有大型芯片制造商现在都在着力改进接口和堆叠，而不是逻辑芯片的原因。

XBM 的首要变革在于结构层面。传统的 DRAM 单元构建于前端工艺（FEOL），即通常制造晶体管的基础硅层。而 XBM 则将 1T1C 单元移至后端工艺（BEOL），即晶体管层上方的金属通孔堆叠层，并采用薄膜晶体管。在 BEOL 中构建存储器，使得英特尔能够将芯片封装成许多小型、可独立寻址的存储器块，这与英特尔一直以来将存储器直接置于逻辑电路之上的后端晶体管技术方向一致。

第二个变化是接口。XBM 没有采用 HBM 的宽并行 PHY，而是以 32 GT/s 的速率将数据串行化到 UCIe 数据束上，由基础芯片负责串行化/反串行化步骤，并将所有 I/O 路由到计算芯片。采用标准的芯片互连使得该设计成为“芯片原生”设计，英特尔认为，与使用中介层的 HBM 协议栈相比，这种设计封装起来更简单、成本更低。但缺点是，32 GT/s 是 UCIe 目前的最高数据速率，因此该接口已经达到了规范上限，没有明显的性能提升空间。

英特尔也非常注重可修复性。基础芯片配备了专用备用通道、内置自修复 (BISR)、解码和调试逻辑，以及四个冗余内存阵列子通道，这些子通道可作为上层芯片缺陷的替代备用芯片——这种组装后修复旨在提高超高堆叠芯片的良率。

该专利申请的大部分内容并非着重于存储单元本身，而是着重于其封装方式。英特尔详细介绍了封装式存储器（MoP）和“反向悬垂”结构，旨在降低堆叠的Z轴高度——传统的MoP会增加300到350微米（µm）的高度——同时移除通常用于控制翘曲的加强筋，并直接从电压调节器为DRAM供电。这正是“更小、更便宜的封装”这一说法的依据。

XBM不应与ZAM（Z-Angle Memory）混淆，后者是英特尔与软银子公司SAIMEMORY联合开发的架构，计划在2026年超大规模集成电路研讨会上展示。ZAM的创新之处在于键合技术——采用熔合键合技术，将九层DRAM堆叠在一起，层间硅层厚度约为3微米，层间硅层厚度也约为3微米——据报道，其带宽密度约为HBM4的两倍，商业化目标时间为2029年。相比之下，XBM是英特尔单独提交的申请，它改变了DRAM晶体管本身及其接口。综合来看，这表明英特尔至少在并行开发两种HBM替代方案，对于一家1968年以存储器制造商起家的公司来说，这可谓是顺理成章之举。

英特尔提出的HBM架构存在一些专利常见的限制。该专利申请已提交18个月，但目前尚无产品或路线图，这表明英特尔仍处于潜在意向阶段，而非已上市产品。UCIe接口的速率已达极限，后端晶体管DRAM的量产能力尚未得到验证，而且整个方案仍需与HBM4E以及英特尔自身的ZAM时间表进行对比。