HBM结构详解：DRAM堆叠为什么能把带宽做高？

发布时间：2026-07-27来源：半导体之芯

HBM（High Bandwidth Memory，高带宽存储器）已经成为AI加速器旁最醒目的芯片堆栈。它快，不是因为单根数据线频率最高，而是因为把多层DRAM垂直堆叠，并在封装内部铺开超宽并行接口。这篇讲清HBM的结构、数据路径和真正的带宽来源。

先记住一句话：HBM用“更宽的路”而不是只追求“更快的单车”，让大量数据在计算芯片与存储器之间并行流动。

01｜HBM到底由哪些部分组成？

一个HBM堆栈通常包含多层DRAM裸片和底部基础逻辑裸片。DRAM裸片先减薄，再通过TSV（Through-Silicon Via，硅通孔）与微凸点垂直连接。TSV像穿过每层硅片的导电立柱，把数据、地址、时钟和电源信号从上层送到底部。

HBM堆栈不会单独完成工作。它通常与GPU或AI加速器并排放在硅中介层、桥接结构或高密度重布线层上。中介层提供数量巨大的细间距连线，使存储控制器可以同时访问很多数据位；封装基板再负责供电和对外连接。

图1：HBM堆栈、TSV、硅中介层与计算芯片的数据连接

02｜高带宽为什么来自“宽接口”？

存储带宽可以粗略理解为：带宽 ≈ 单引脚传输速率 × 数据接口宽度。传统板级显存需要跨越封装和电路板，走线更长，可并行布置的引脚数量受封装尺寸、信号完整性和功耗限制，因此常通过提高单引脚速率来增加带宽。

HBM把存储器搬到计算芯片旁边，用封装内的短距离互连换来成百上千条并行I/O。每根线不必跑到极端频率，所有数据线同时工作仍能获得很高的总吞吐量。短连接的电容和驱动压力也更低，因此每传输一个比特所消耗的I/O能量通常更小。

图2：传统板级存储与HBM封装内超宽接口的带宽机制

03｜堆叠越高，带宽就一定越高吗？

不一定。增加DRAM层数最直接的效果是提高单个堆栈容量，让同一封装占地容纳更多存储单元。带宽还取决于接口代际、I/O数量、数据速率、控制器并行度以及系统能否持续发出足够多的访问请求。

系统总带宽还可以通过在加速器周围放置多个HBM堆栈来聚合。但堆栈越多，封装面积、供电网络、布线资源和散热设计越复杂。规格表中的峰值带宽也不等于应用始终能达到的有效带宽，访问模式、缓存命中率和并发程度都会影响利用率。

04｜HBM4为什么再次成为热点？

HBM4把单堆栈I/O数量从上一代常见的1024位提高到2048位，继续沿着“扩大并行宽度”的路线前进。三星公开的商用HBM4资料给出单堆栈最高3.3TB/s带宽，并采用12层堆叠提供24GB至36GB容量；这些是特定产品与条件下的数据，具体应用仍应以数据手册为准。

接口翻倍并不是白送的性能。更多TSV和微凸点会增加制造、测试与修复难度；堆叠后的热量必须穿过多层材料传出，基础逻辑裸片、中介层和计算芯片还要共同处理供电噪声与热应力。HBM的核心竞争力因此同时来自DRAM设计、先进封装、良率管理和系统协同。

本篇记忆卡

一句话定义：HBM是把多层DRAM通过TSV垂直连接，并用超宽封装内接口连接计算芯片的高带宽存储器。

核心因果链：封装内短互连 + 大量并行I/O → 单周期同时传输更多比特 → 总带宽提高、每比特I/O能耗下降。

① TSV负责堆栈内部的垂直连接。

② 硅中介层或高密度重布线负责HBM与计算芯片之间的宽接口。

③ 堆叠高度主要增加容量，宽接口才是高带宽的直接来源。

常见误解：HBM不是把DRAM频率无限拉高，而是用“更多并行通道、更短连接”换取系统带宽。

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