寄生电阻与电容：版图为什么会改变电路速度？

发布时间：2026-08-11来源：半导体之芯

原理图中的导线只表示节点相连，版图却必须把连接画成有长度、宽度、厚度、间距和过孔的真实几何体。这些尺寸会生成寄生电阻与电容，使相同连接出现不同延迟、边沿和串扰。读完本文，你应能从版图变化判断RC趋势，并理解为什么签核必须做寄生提取。

先记住一句话：版图把理想连线变成真实导体和介质；几何形状改变寄生RC，寄生RC再改变延迟、边沿与串扰。

01｜原理图为什么看不见寄生？

原理图负责描述器件和节点的连接关系。一根短线和一根跨越芯片的长线，在原理图里都可能只是同一条网络；但进入版图后，连接必须落在具体金属层上，并穿过介质层和过孔。

金属不是理想导体，周围介质也会储存电场能量。线段尺寸、过孔数量，以及它与衬底、上下层和邻线的距离，都会转化成电阻或电容。因此两个LVS连接相同的版图，仍可能具有不同延迟。

图1：同一驱动—负载连接的两种概念性实现。右侧更长、更窄且邻线更近，通常具有更大的线阻和耦合电容；实际数值必须由工艺提取规则计算。

DRC检查宽度、间距等几何规则，LVS核对版图和原理图的器件与连接，寄生提取才会根据工艺层和邻近环境生成R、C网络。前两项通过，并不等于时序正确。

02｜寄生电阻从哪里来？

互连电阻来自金属的有限电阻率。同一金属层可用“方块数”判断趋势：线越长、越窄，电阻通常越大。不同层的材料与厚度不同，不能只看版图宽度比较。

过孔也有电阻。串联会累加电阻；规则允许时，过孔阵列形成并联通路，可降低等效电阻，但会占用面积。

关键长线常选用单位长度电阻更低的高层金属并适当加宽。线宽不能无限增加，因为它会占用通道，还可能增大上下层重叠电容。优化对象是整条路径，而非单独追求最小电阻。

03｜寄生电容只存在于“对地”吗？

导体被介质隔开便会形成电容。互连对衬底或参考导体形成对地电容，相邻或交叠信号线形成耦合电容；扩散区还有结电容，栅极附近也有重叠和边缘电容。

距离越近、平行长度或重叠面积越大，耦合通常越强。邻线静止、同向翻转或反向翻转时，耦合产生的等效负载不同，所以提取必须知道周围真实几何，不能给每条线套一个固定电容。

增大间距能降低耦合；接地屏蔽可限制串扰，却会增加对地电容并占用布线资源。

04｜RC怎样把版图差异变成延迟？

驱动器必须通过路径电阻给沿线电容和负载电容充放电。电阻限制瞬时电流，电容存储电荷，二者共同让输出边沿变缓，并使接收端晚于输入端到达判决电压。

t_pd ≈ 0.69 · R_eq · C_eq

一阶集中近似：t_pd为秒，R_eq为欧姆，C_eq为法拉；适用于用单一时间常数近似的RC响应

R_eq包含驱动器输出电阻、金属和过孔；C_eq包含负载、互连及相关耦合的等效贡献。该式用于建立直觉，不能替代提取网络。

图2：长互连应看作沿线分布的电阻和电容。每一段都在给后续节点充电，所以远端信号不仅更晚，边沿也更缓。

均匀长线的总电阻和总电容都随长度增加，因此互连自身延迟可能近似按长度平方增长；实际路径还叠加驱动、负载、分支和耦合，需用分布式RC或提取网络计算。长线分段加缓冲器，可缩短每个充放电区段。

05｜版图工程师怎样闭环优化？

可靠流程是“版图 → DRC/LVS → 寄生提取 → 后仿真或时序分析 → 定位关键网 → 修改”。常用动作有缩短路径、调整金属层与间距、增加并联过孔、控制邻线平行长度及插入缓冲。

修改后必须重新提取，因为动作会同时改变R和C。最终判断应依据PDK和工作条件，不能把示意图趋势当成固定参数。

本篇记忆卡

一句话定义：寄生RC是版图真实导体、过孔、介质和邻近结构在电路中表现出的非理想电阻与电容。

核心因果链：版图几何改变 → 提取的R/C网络改变 → 充放电时间常数与耦合改变 → 延迟、边沿和串扰改变。

三个记忆要点：①长、窄、多串联过孔通常增大R；②近邻、长平行和大重叠通常增大耦合C；③DRC/LVS通过后仍要做寄生提取与后仿真。

常见误解：“把线全部加宽就一定更快”不成立，因为线阻降低的同时，电容、面积和拥塞也可能增加。

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