芯片前沿技术瞭望2：延续摩尔定律的新型器件技术

摩尔定律的核心内容是随着芯片工艺技术的进步，每隔18～24个月芯片上集成的晶体管数目将会翻倍，芯片性能也会提升。近50年来硅基芯片技术一直沿着摩尔定律预示的方向发展，CPU芯片中的晶体管数目由2000多个增加到了200多亿个，芯片中晶体管数目增加了约1000万倍。芯片中最小线宽由10μm逐步缩小到了今天的2nm，最小线宽缩小了约5000倍。

芯片制造工艺尺寸缩小到2nm时，芯片中最小线宽逼近制造工艺和物理极限，意味着芯片中的晶体管尺寸不能再缩小，数目不可能再增加，摩尔定律即将走到尽头。有没有创新的技术可以挽救摩尔定律，使芯片中晶体管的数目继续增加？当然有这样的技术，例如胡正明教授发明的鳍式场效应晶体管（FinFET）技术，在FinFET基础上改进的环绕栅极（GAA）晶体管技术和互补场效应晶体管（CFET）技术，以及在芯片结构上创新的背面供电网络（BS PDN）技术等，如图1所示，这些技术用器件结构创新来实现晶体管面积缩小，晶体管数目增加的目的。从而延续了摩尔定律的生命，续写着硅基芯片发展的传奇。

图1 晶体管结构创新发展的路线图

如图1所示，平面（2D）芯片的晶体管密度极限大约在每平方毫米5亿个左右，一个10mm x 10mm的芯片上最多可集成约500亿个晶体管。在后摩尔时代 ，芯片上晶体管密度要进一步增加，就要依赖三维立体（3D）芯片技术以及系统和工艺协同优化（STCO）技术。以下对这些创新的晶体管器件技术逐一进行介绍。

1.鳍式场效应晶体管（FinFET）技术

1999年，胡正明教授发明了鳍式场效应晶体管（FinFET）技术，它是传统平面晶体管的立体化实现，平面栅极从沟道的一面控制沟道中电流的通和断，而FinFET晶体管从三面控制沟道中电流的通和断，晶体管面积变小、控制性能更好、漏电流更小。2011年英特尔（Intel）推出了商业化的FinFET工艺技术，它使用在Intel 22nm的工艺节点上。随后台积电（TSMC）等晶圆代工厂也采用了该技术。从2012年起，FinFET技术在20nm到7nm的各工艺节点获得了应用。

FinFET技术是摩尔定律即将走向尽头的时候最有意义的一项技术创新，它首次尝试用三维立体晶体管结构代替传统的平面晶体管结构，以达到减小晶体管面积，提高晶体管性能的目的。它开创了芯片后摩尔时代晶体管器件结构创新的先河，为后续前沿技术研究树立了榜样，它是一个里程碑式发明。

FinFET晶体管技术经过十多年的应用，从3nm开始它被改良的环绕栅极(GAA)晶体管技术所取代。

2.环绕栅极（GAA）晶体管技术

GAA晶体管技术与FinFET类似，它也采用三维立体晶体管结构替代传统的平面晶体管结构，但它进一步提高了对沟道电流的控制，并提高了沟道电流。它与FinFET的区别是，FinFET由三面控制沟道电流的通和断，GAA晶体管由四面控制沟道电流的通和断，并使用多个沟道提高了沟道电流。图2是平面晶体管、FinFET、GAA晶体管的结构示意图。

图2 平面晶体管、FinFET晶体管、GAA晶体管结构示意图

上图中，左一是传统的平面晶体管的结构图，这种晶体管当栅极宽度不能再变窄时，晶体管面积就无法再变小了。左二是FinFET晶体管的结构图，它通过把平面沟道变为立面沟道，栅极从三面控制沟道，在面积缩小的情况下还提高了栅极对沟道的控制。

右边两图是两种不同的GAA晶体管的结构。右二图是纳米线（NanoWire）GAA晶体管的结构，它的沟道像线一样很细小，通常为5nm x 5nm的数量级，但可以有许多条。这种结构可以获得最佳的静态电流和沟道控制。

2023年5月9日，三星半导体（Samsung）在以色列半导体展会ChipEx2023上公布了3nm工艺的多桥沟道场效应管（MBCFET）技术的最新进展以及对SRAM设计的影响。MBCFET是GAA晶体管技术的改进型技术，上图右一所示。MBCFET采用多层排列的纳米片（Nanosheet）来替代GAA晶体管中的纳米线，沟道的横截面积变大，在保持最佳的静态电流和沟道控制前提下，沟道电流可以增大。这种设计已被比利时微电子研究中心（IMEC）当作FinFET架构的后续产品进行了大量研究，并由IBM公司、三星电子和格罗方德（Global Foundries）公司合作进一步开发。

据报道，MBCFET作为三星电子3nm工艺第二代的GAA晶体管技术，它在2024年量产。该技术可使器件面积减少35%、性能提高30%、功耗降低50%左右。

3.互补场效应晶体管（CFET）技术

据报道，英特尔（Intel）和台积电（TSMC）在2023年底召开的国际电子器件会议IEDM2023上，首次公布他们在互补场效应晶体管（CFET）技术方面的进展。2018年，比利时微电子研究中心（IMEC）提出和开始研究CFET技术，它涉及将N型晶体管和P型晶体管纵向堆叠在一起形成新型器件结构。这使CMOS逻辑电路的布局和设计更加灵活，有利于提高设计效率。在低功耗、高性能、高密度的5nm及以下工艺节点上，该器件结构是替换FinFET器件的最优候选者。为了说明CFET技术原理，我们先看看各种场效应晶体管的结构变迁。图8-4是四种场效应晶体管（N型管和P型管）结构比较的示意图，很明显CFET的面积为最小。

图3 四种场效应晶体管（N型管和P型管）结构比较的示意图

从图3可以看到，无论是平面FET、FinFET还是GAAFET，CFET技术与它们的区别是把平面摆放的N型管和P型管纵向堆叠起来，两个晶体管占用了一个晶体管的面积。并且这种结构使CMOS逻辑电路的设计更加高效。图4是用CFET实现的CMOS反相器与平面FET实现的反相器的比较示意图。左图是CMOS反相器的逻辑电路图，中图是用传统的平面FET实现的反向器的器件结构，右图是用CFET实现的反向器的器件结构。从右图可以看到，CFET的反向器面积减小了许多，对通道电流的控制更好。

图4 用CFET实现的CMOS反相器与平面FET实现的反相器的比较示意图

CFET技术不仅可以提高芯片面积利用率，还可以精简CMOS逻辑电路布局布线，有利于提高设计效率。这种器件结构可以减少寄生效应，为提高芯片性能和功效创造了可能性。另外，它还能与背面供电等新技术相结合，可简化芯片制造工艺的复杂性。

CFET技术的概念讲起来并不复杂，但是用现有芯片制造工艺把这种立体结构制造出来，并不是一件容易的事情。现在CFET技术研究大多还集中在学术界，但是产业界的Intel和TSMC已开始布局和开发这种下一代的晶体管技术，这也表明了CFET技术对于未来芯片产业的重要性。这项前沿技术很可能在未来十年的某个时点上接替GAA晶体管技术，在此之前GAA晶体管技术还将引领芯片产业发展。

4.背面供电网络（BS PDN）技术

据报道，台积电（TSMC）、三星半导体（Samsung）、英特尔（Intel）等芯片大厂已积极布局背面供电网络（BS PDN）技术。英特尔于2023年6月公布了独家开发的背面供电网络（BS PDN）技术，英特尔公司把这种技术称为PowerVia，中文意思是电源过孔。英特尔在2024年把PowerVia技术用在自己的20A工艺（2nm）和18A工艺（1.8nm）中。英特尔表示，未来BS PDN技术将会成为芯片技术的标配。三星电子在日本VLSI 2023研讨会上也公布了BS PDN技术的研究结果，并计划2025年将BS PDN技术用于量产2nm工艺芯片，然后再应用于1.4nm工艺。台积电也计划2026年推出N2P工艺，这个工艺将采用BS PDN技术。

传统芯片上，电源连线与电路信号连线都分布在芯片的正面，BS PDN技术把电源连线和电路信号连线分离，把电源连线转移至芯片的背面布线，硅通孔（TSV）将电源直接从背面传送到正面。这种改变的好处是可以降低芯片功耗，减少电源对电路信号的干扰，还可以提高芯片中晶体管的密度。

图5是正面供电网络芯片与背面供电网络芯片的对比示意图，其中图（b）和图（c）是芯片横截面的示意图，电源布线层和电路信号布线层上可以看到许多方块或长方形，虽然这些图形看不出电路线条的样子，但是在图（a）上可以看到布线层中电路线条的立体结构，这些电路线条纵横交错，非常复杂。如果把布线层沿纵向或者横向切开，横截面上的图形就是图（b）和图（c）中电源布线层或电路信号布线层的样子。

图5 正面供电网络芯片与背面供电网络芯片的对比示意图

如图5的图（b）所示。传统的正面供电网络（FS PDN）技术的电源布线层是制作在电路信号布线层之上。而背面供电网络芯片在制造时，先按原先传统的芯片制造工艺在晶圆表面制造好晶体管器件层和电路信号连线层。然后把晶圆翻转过来，先把晶圆剪薄以后，再把电源布线层制作在晶体管器件层的背面，用硅通孔（TSV）把电源布线层与晶体管器件层相连，实现从芯片的背面向晶体管器件层直接供电，如图5的图（c）所示。

在晶圆背面制造由电源连线层和硅通孔（TSV）层构成的背面供电网络，这会增加许多工艺步骤，包括晶圆背面减薄、化学机械抛光清洁、清洗、多次的光刻过程等。有些工艺过程在剪薄的晶圆上进行，工艺难度增加了很多。所以这项前沿技术预计到2024年及以后才能实现量产。

芯片技术的发展史基本上是晶体管技术创新发展的历史，以上介绍的鳍式场效应晶体管（FinFET）技术、环绕栅极（GAA）晶体管技术、互补场效应晶体管（CFET）技术、背面供电网络（BS PDN）技术都是晶体管器件结构创新发展的继续，而且有些器件创新技术也许还在实验阶段，未曾公开报道。这些器件创新的目标是沿用现有芯片制造工艺，采用创新的器件结构来提高芯片中晶体管数量，从而延续摩尔定律的生命。