SiC衬底和外延片有什么不同？功率器件为何两者都要

发布时间：2026-08-16来源：半导体之芯

SiC功率器件并不是直接在一块普通碳化硅晶圆上刻出来的。工程上通常先制备单晶衬底，再在表面生长高质量外延层，器件的关键结区才构建在这层材料中。读完本文，你应能区分衬底与外延片，解释外延层为何同时牵动耐压、导通电阻、漏电和良率。

先记住一句话：衬底负责提供晶格基础、机械支撑和电流通道；外延层则用可设计的厚度、掺杂和缺陷水平，承担器件最关键的阻断与导通折中。

01｜衬底和外延片究竟差在哪？

SiC衬底是从单晶晶锭切出的基础晶圆。面向纵向功率器件时，常见的是导电型4H-SiC衬底；它提供正确的晶体多型和取向，同时承担机械支撑、背面电极连接和部分串联电阻。

在衬底表面再生长一层同晶体结构的4H-SiC，称为同质外延。“外延片”因此是“衬底＋外延层”的组合，器件关键结区和漂移区多在外延层一侧构建。

图1：纵向SiC功率器件的材料堆栈。导通电流纵向穿过衬底，关断时主要阻断电场位于轻掺杂外延漂移层；结构为概念示意，非按比例。

02｜宽禁带优势怎样变成低损耗？

Wolfspeed给出的4H-SiC带隙约为3.26 eV；NIST资料显示，它的临界击穿电场比硅高约一个数量级。更高的临界电场并不直接等于某颗器件的额定耐压，但它允许设计者在相同目标阻断电压下使用更薄、掺杂更高的漂移区。

漂移区变薄缩短电流路径，提高掺杂又增加可用电子浓度，两者都能降低漂移电阻。这里说的是材料与理想结构潜力，具体产品仍受单元设计、终端、界面、封装和测试条件限制。

03｜为什么外延层决定耐压与电阻？

器件关断时，耗尽区会在轻掺杂漂移层中扩展，外加电压主要落在这里。外延层太薄，电场可能过早延伸到高掺杂衬底；掺杂过高，峰值电场和漏电控制会变难。反过来，层越厚、掺杂越低，耐压裕量通常增加，但单位面积导通电阻也会上升。

外延厚度和载流子浓度没有单向最优值，要按目标电压、器件结构和终端共同设定。片内与片间均匀性同样关键：局部厚度或掺杂偏差会改变电场分布，使芯片耐压、漏电和导通电阻出现离散。

图2：材料临界电场只是起点；外延厚度、掺杂和缺陷控制，才把材料潜力转化为耐压、导通电阻、漏电与良率。

04｜一张SiC外延片怎样做出来？

工业链通常先用物理气相传输法生长4H-SiC单晶，再经过定向、切片、研磨和抛光；器件面还需获得适合外延的低损伤表面。随后在高温CVD反应器中进行同质外延，利用台阶流动生长维持4H堆垛次序，并通过前驱物比例和掺杂源控制生长速率与载流子浓度。

外延完成后还要检查厚度、掺杂与电阻率均匀性、表面形貌、颗粒和缺陷分布，并结合晶向、翘曲和粗糙度判断后续工艺兼容性。SEMI M92是面向功率器件制造的4H-SiC同质外延片规范之一。

图3：从PVT单晶、晶圆加工到CVD同质外延和质量检测的基本顺序。不同厂商的具体工艺窗口与检测规范以实际规格书为准。

05｜缺陷为什么会直接影响良率？

SiC外延缺陷有两类来源：一类从衬底继承，例如位错、划伤或夹杂在生长中传播；另一类由外延条件诱发，例如三角形、胡萝卜、表面凹坑和台阶聚集等形貌缺陷。它们可能造成局部电场集中、漏电增加、提前击穿，或者在较大芯片面积上降低成品率。

基面位错和堆垛层错还可能影响双极导电器件的稳定性。因此材料验收还要看多型、导电类型、晶向、外延结构、掺杂均匀性和缺陷地图，不能只确认“是不是SiC”。

本篇记忆卡

一句话定义：SiC外延片是在SiC单晶衬底上生长可精确设计的同质单晶层，用于构建功率器件关键工作区。

核心因果链：临界电场高 → 同耐压下漂移层可更薄、掺杂可更高 → 漂移电阻降低，但必须守住厚度、掺杂与缺陷窗口。

三个记忆要点：①衬底提供晶格和支撑；②外延漂移层主要承担阻断；③缺陷会进入漏电、击穿、可靠性和良率。

常见误解：“买到SiC衬底就能直接制造高压器件”不成立；器件所需的漂移层厚度、掺杂和缺陷水平要靠外延工程实现。

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