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数据库一文了解玻璃封装及其可靠性
2026年8月，在西安举行的第27届国际电子封装技术会议（ICEPT 2026）上，来自台湾欣兴电子的John H. Lau博士发表了一场题为《玻璃封装及其可靠性》的重要演讲。这份报告系统性地阐述了玻璃封装技术的定义、发展现状、关键技术挑战以及未来前景，为正处于AI算力爆发期的半导体产业提供了重要的技术指引。
一、为什么需要玻璃封装？
1.1 AI驱动下的封装革命
半导体产业正经历从"摩尔定律"单一驱动向"多维度创新"驱动的历史性转变。过去，性能提升主要依赖制程微缩——如今2nm工艺已进入大规模量产。但在AI时代，性能提升需要更多维度的突破：
芯片分割与Chiplet化：如何将大芯片拆分为更小的芯粒 三维堆叠技术：芯粒的垂直集成方式 互连桥接技术：芯粒之间的高速连接 热管理方案：高功耗下的散热策略 先进封装方案：最终的物理载体
在这些技术路线中，玻璃封装被明确列为关键使能技术之一，与芯粒异构集成、铜-铜混合键合、面板级封装、共封装光学等技术并列。
1.2 传统有机基板的物理极限
随着AI芯片算力的持续攀升，高带宽存储器（HBM）的集成度不断增加，封装工艺日趋复杂。传统的铜箔层压板（CCL）——通常由树脂和玻璃纤维布构成——已开始触及物理极限：
当基板/中介层尺寸超过120mm至140mm时，有机材料的"翘曲"问题和散热瓶颈将严重威胁芯片稳定性。
玻璃基板/中介层凭借其固有的物理特性，正从显示面板领域跨界进入先进半导体封装的核心战场，成为这场材料革命的主角。
二、玻璃封装的定义与澄清
2.1 核心定义
John H. Lau博士在报告中给出了明确的定义：
"玻璃（基板或中介层）是封装结构的一部分！或者说，玻璃封装必须包含玻璃基板或玻璃中介层！"
这一定义的关键在于玻璃必须是最终封装结构的组成部分，而非临时载体。
2.2 重要澄清：临时载体 ≠ 玻璃封装
报告特别纠正了业界常见的误解：
玻璃面板或晶圆作为FOWLP（扇出型晶圆级封装）或FOPLP（扇出型面板级封装）的临时载体——这不是封装的一部分！
以FOPLP工艺为例（图6），玻璃仅作为临时承载基板用于RDL（重布线层）的制作，在最终封装中并不存在玻璃基板。因此，FOPLP不是玻璃封装。同样，FOWLP中使用临时玻璃晶圆载体的工艺也不属于玻璃封装范畴。
三、玻璃基板 vs. 玻璃中介层
报告明确区分了两种玻璃封装形态：
3.1 玻璃核心基板（Glass-Core Substrate）
这是将传统有机核心基板中的"有机核心"替换为"玻璃核心"的2D封装方案。玻璃核心基板保留了上下两侧的RDL层和C4凸点结构，但核心层由玻璃替代有机材料。
Intel的玻璃核心基板是这一路线的代表。2023年9月，Intel宣布开发新一代玻璃基板技术，目标是到2030年实现单封装1万亿晶体管。玻璃基板相比有机基板具有四大优势：
卓越的平整度 更好的尺寸稳定性 更优的耐热性 更精细的RDL线宽/间距（L/S）
Intel的测试面板尺寸达到515mm × 510mm。值得注意的是，2025年7月Intel停止了内部玻璃制造活动，开始向第三方供应商授权其广泛的玻璃专利；2026年7月28日，Intel与Lens International（HK）Limited签署了关于玻璃通孔（TGV）的谅解备忘录。
3.2 玻璃中介层（TGV-Interposer）
这是2.5D封装方案，将硅中介层（TSV-Interposer）替换为玻璃中介层（TGV-Interposer）。典型代表是台积电的CoPoS（Chip on Panel on Substrate，面板级芯片封装）技术。
关键结构特征：无论是TSV还是TGV中介层，RDL仅存在于顶侧，底侧没有RDL。
台积电于2025年4月23日在北美技术研讨会上宣布CoPoS技术，与其现有的CoWoS（Chip on Wafer on Substrate，晶圆级芯片封装）技术形成竞争关系。
四、台积电CoPoS技术深度解析
4.1 从CoWoS到CoPoS的演进
CoWoS是当前AI HPC芯片的首选封装方案，采用硅中介层（TSV-Interposer）和300mm晶圆制造。而CoPoS将中介层材料从硅改为玻璃，并将制造平台从圆形晶圆转向矩形面板。
CoPoS结构特点：
采用TGV（玻璃通孔）替代TSV（硅通孔） 玻璃面板尺寸：310mm × 310mm 保留有机基板作为底层封装载体 支持SoC（CPU/GPU/FPGA/ASIC）与HBM的高密度互连
4.2 面积效率：面板级封装的核心优势
报告通过对比揭示了面板级封装（PLP）相对于晶圆级封装（WLP）的根本优势——面积效率：
对于AI时代的大尺寸中介层（如8HBM配置需2500mm²，12HBM配置需3320mm²），300mm晶圆上甚至无法物理容纳10个中介层，面板级封装的优势更加显著。
4.3 面板尺寸的标准化之争
报告详细分析了面板尺寸标准化的产业动态：
600mm × 600mm面板 vs. 310mm × 310mm面板：
关键发现：虽然600mm面板理论面积更大，但贴片（Pick & Place）时间过长导致压缩成型设备长时间闲置，严重影响产线平衡。
产业标准化进程：
2025年4月23日：台积电宣布采用310mm × 310mm面板 2026年3月：日月光（ASE）原计划建设600mm产线，后调整至310mm × 310mm以与台积电对齐 2026年5月26日：ASE在ECTC 2026上正式宣布310mm × 310mm面板标准
报告作者认为："310mm × 310mm格式达到了关键平衡：足够大以获取面积效率（成本优势），又足够小以保持工艺控制（良率）。300mm晶圆的所有经验都可以适配到310mm × 310mm面板。"
4.4 CoPoS量产时间表与供应链
2026年：台积电计划在嘉义建立首条CoPoS试产线，量产设施位于AP7园区的P4和P5工厂 2029年上半年：预计开始大规模量产 设备供应链：KLA、TEL、Screen、应用材料、Disco等国际厂商，以及群创（Innolux）、欣兴等台湾厂商
值得注意的是，台积电已授权部分Intel玻璃专利，并与Ibiden和群创合作开发310mm面板上的TGV和RDL工艺。2026年5月，台积电甚至对其CoPoS供应链发出了严格的"禁言令"和独家协议，以防止技术外泄给Intel和三星等竞争对手。
五、三种中介层技术全面对比
报告提供了TSV-Interposer、TGV-Interposer和Organic-Interposer的系统对比：
关键洞察：玻璃中介层在电气隔离性方面表现最佳，介电损耗（Df）极低，但热导率较差，这是其作为中介层时需要重点考虑的因素。
六、TGV（玻璃通孔）关键工艺
6.1 激光诱导深蚀刻（LIDE）
TGV的核心制造工艺包括：
激光钻孔：在玻璃核心上形成初始通孔 各向异性湿法刻蚀：精确控制通孔形貌 侧壁金属化：Ti/Cu等种子层沉积 Cu电镀填充：实现导电连接
6.2 TGV RDL工艺流程
根据线宽/间距要求，分为两种工艺路线：
路线A（L/S ≥ 2μm）：
介电层：PID或ABF（~5μm） 光刻：LDI或步进光刻机 金属化：PVD + 电镀Cu
路线B（L/S < 2μm）：
介电层：SiO₂（~1μm） 光刻：步进光刻机 金属化：双大马士革Cu + CMP（64nm工艺级别）
七、玻璃核心基板对焊点可靠性的影响
报告最后深入探讨了一个关键可靠性问题：玻璃核心基板如何影响焊点可靠性？
7.1 CTE匹配分析
通过对比有机核心基板和玻璃核心基板的等效CTE：
关键发现：玻璃核心基板的等效CTE（6.3×10⁻⁶/°C）显著低于有机核心基板（11.3×10⁻⁶/°C），更接近芯片的CTE（2.8×10⁻⁶/°C）。这意味着在温度循环过程中，玻璃核心基板方案中芯片与基板之间的热机械应力更小，有利于提升焊点（特别是μbump和C4 bump）的可靠性。
7.2 仿真模型参数
研究采用的详细参数：
芯片尺寸：10mm × 10mm × 350μm C4凸点：SAC焊料 μ凸点：Cu柱 + Sn0.7Cu 焊料本构模型：Anand模型 RDL层：顶层2层，底层2层 单层厚度：8μm（Cu金属层3μm + 介电层5μm） 玻璃/有机核心厚度：800μm PCB厚度：1.57mm
八、总结与展望
8.1 玻璃封装的时代已经到来
AI算力军备竞赛已超越核心芯片处理能力，延伸至材料层面的革命。玻璃基板/中介层正从显示面板领域跨界进入先进半导体封装的核心战场，成为支撑下一代AI芯片的关键使能技术。
8.2 产业格局重塑
Intel：率先布局玻璃核心基板，但转向专利授权模式，与Lens International合作TGV技术 台积电：通过CoPoS技术引领玻璃中介层路线，建立严格的供应链控制体系 日月光（ASE）：紧随台积电310mm面板标准，计划2026年底实现自动化产线运行 标准统一：310mm × 310mm正成为AI芯片面板级封装的事实标准
8.3 技术挑战与机遇
挑战：
玻璃的热导率较低，需要创新的热管理方案 TGV工艺的一致性和成本控制 大面积面板的翘曲控制和良率提升 产线平衡（特别是贴片时间与成型时间的匹配）
机遇：
卓越的电气性能（低Df、高隔离性） 优异的尺寸稳定性和平整度 面板级封装带来的面积效率和成本优势 支持更大尺寸、更高集成度的AI芯片封装
8.4 未来展望
随着台积电和日月光在310mm面板标准上达成一致，市场正从实验阶段转向规模量产。预计2029年CoPoS将进入大规模生产，玻璃封装将成为AI时代高性能计算芯片的标配技术。到2030年，我们有望看到基于玻璃封装、集成1万亿晶体管的超级芯片，为人工智能的发展提供坚实的物理基础。
附报告全文
封面来源于heidelberg-instruments.com
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