RDL重布线层是什么?芯片焊盘为什么要重新排布
芯片上的I/O焊盘位置由版图决定,封装焊球却要满足基板或电路板的间距和排列。RDL重布线层在表面增加绝缘介质、通孔与铜走线,把原焊盘引到新落点。读完本文,你应能说清它的结构、电流路径、扇入/扇出区别与关键工艺难点。
先记住一句话:RDL不是给芯片增加端口,而是在芯片表面或重构晶圆上用介质、通孔和铜线,把原有I/O焊盘重新引到更适合封装连接的位置。
芯片I/O焊盘的坐标由版图决定,常集中在边缘或以很小间距排列;封装侧的焊球或铜柱却要匹配基板走线、装联间距和可靠性要求。两组落点往往不能直接垂直相接。
重布线层(Redistribution Layer,RDL)是位于芯片钝化层之上的封装级金属布线。它把原焊盘横向引到新的凸点位置,改变落点坐标与间距,但不增加芯片内部已有的I/O数量。它也不是简单的“焊盘放大”,真正完成映射的是二维金属线路。
典型通路是芯片焊盘 → 介质开口/金属通孔 → 铜RDL → 凸点下金属层(UBM)→ 焊球或铜柱。聚酰亚胺、PBO等聚合物介质负责绝缘、保护并缓冲应力;通孔完成垂直连接,铜RDL完成平面内的重新布线。
UBM位于凸点下方,为焊料润湿、扩散阻挡和机械附着提供界面。RDL可以是单层或多层,材料与几何尺寸以具体封装平台为准。

图1:RDL典型电流路径。原始I/O焊盘经介质开口、铜RDL和UBM连接到新的焊球位置;金属路径应连续,介质负责电隔离。
在扇入型(Fan-in)晶圆级封装中,外部凸点仍落在芯片投影范围内,RDL主要在芯片表面重新排布。它适合I/O数量和芯片面积能够容纳所需焊球阵列的情况。
在扇出型(Fan-out)封装中,芯片通常嵌入塑封料形成重构载体,RDL可以跨过芯片边界,把焊球铺到更大的封装面积。扇出因此能容纳更多外部落点或更宽松的球间距,但“有RDL”并不等于“必然是扇出”。

图2:Fan-in与Fan-out的边界。Fan-in的焊球位于芯片投影内;Fan-out的RDL可越过芯片边界,延伸到周围塑封区域。
常见加成法流程是:涂覆并固化聚合物介质 → 光刻并形成接触开口 → 溅射粘附/种子层 → 涂胶、曝光显影定义线路 → 电镀铜增厚 → 去胶并蚀除裸露种子层。需要多层时,再覆盖介质并重复开孔和布线,最后制作UBM与凸点。
Fan-out还要安排芯片贴装、塑封与RDL的先后。Chip-first(mold-first)先重构芯片再做RDL,须管理芯片位移和翘曲;RDL-first(chip-last)先形成RDL再贴芯片,有利于细间距布线,但对键合对准和RDL保护提出不同要求。

图3:单层聚合物/铜RDL的典型加成法流程。图中只示意关键顺序,具体清洗、烘烤、表面处理与检测步骤按封装平台确定。
首先是对位与导通:介质开口必须落在原焊盘上,种子层要连续,铜厚和线宽要均匀;残胶、空洞、断线或通孔偏移会造成开路或局部电阻升高。大电流路径还要用足够线宽和通孔控制压降、电迁移与发热。
其次是热机械可靠性。铜、聚合物、硅和塑封料的热膨胀系数不同,温度循环会在通孔、铜线转角和界面累积应力,引发裂纹、分层或翘曲。RDL虽和芯片后端金属都承担互连功能,却属于封装层级,不能简单照搬晶圆厂BEOL。
本篇记忆卡
一句话定义:RDL是用介质、通孔和金属线把芯片原有I/O焊盘重新映射到新凸点位置的封装级布线。
核心因果链:原焊盘与封装落点不匹配 → RDL横向引线并改变间距 → UBM与凸点形成外部连接。
三个记忆要点:①电路径是焊盘—通孔—铜RDL—UBM—凸点;②Fan-in不越过芯片投影,Fan-out可以;③对位、电镀和热机械失配共同决定可靠性。
常见误解:RDL不是简单把焊盘做大,也不会凭空增加芯片内部I/O数量。
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[1] NASA NEPP: Redistribution Layer Fan-In/Fan-Out Wafer Level Package Reliability
https://nepp.nasa.gov/docs/etw/2018/19JUNE18/1330a%20-%20Sheldon%20-%20NEPP%20ETW%20djs%20final.pdf
[2] imec: A new approach to fan-out wafer-level packaging
https://www.imec-int.com/en/imec-magazine/imec-magazine-june-2019/a-new-approach-to-fan-out-wafer-level-packaging
[3] ASE: Fan-Out Packaging
https://ase.aseglobal.com/fan-out-packaging/
[4] Cadence: Generally, the Redistribution Layer
https://resources.pcb.cadence.com/in-design-analysis/2023-generally-the-redistribution-layer
本文用于半导体知识交流,不构成投资建议。具体介质与金属材料、RDL层数、线宽/间距、工艺条件和可靠性要求请以对应封装平台、设计规则及验证规范为准。
