芯片巨头，竞逐这一新技术！

短短几年内，领先的器件制造商将开始推出互补场效应晶体管（CFET），通过将p型和n型晶体管逐个堆叠，使目前横向纳米片的晶体管密度几乎翻倍。这种新架构有望将封装密度提高40%，性能提升50%，效率提升70%。

优化CFET栅堆叠结构制造的材料和工艺流程是一项重大成就。接下来的重大挑战将是实现晶体管之间以及晶体管与晶圆背面之间所有必要的垂直连接，包括各种信号线和电源线。

虽然工艺认证尚需时日，但早期研究表明，台积电、英特尔、三星和IBM在CFET结构制造方面采用了略有不同的方法。例如，IBM在顺序流程中略微错开了第一组晶体管的制造时间，第一组晶体管在第二组晶体管之前完成制造。

其他大多数厂商都在探索单片工艺流程，即一次性构建整个堆叠结构。英特尔正在探索单片工艺流程，以及一种混合衬底方法，该方法为每个晶体管选择最佳的硅衬底，从而提升性能历来逊于nFET的pFET。台积电采用背面栅极接触和两种垂直接触插头来连接SRAM位单元中的不同功能层。三星则开发了一种新型介质堆叠结构来隔离两个栅极区域。

在这些努力之外，多物理场仿真在这些新型结构的工艺探索和良率优化中发挥着越来越重要的作用。潜在的问题也很多。即使是几纳米的材料错位也会导致灾难性的良率损失。微米或纳米尺度的翘曲也会显著降低器件性能。

“纳米片非常小，几乎没有任何偏差空间，” Lam Research旗下Semiverse Solutions的总经理Joseph Ervin说道。“一旦发生形变，就会造成问题。即使是两纳米的偏差，也会给制造带来很大的麻烦。”

其他人也赞同这一观点。“你必须在每一项创新中权衡翘曲和可靠性，”英特尔封装测试技术开发副总裁拉利塔·伊曼尼 (Lalitha Immaneni) 表示。“EDA 生态系统在编写所有这些多物理场建模工具时，正是秉持着这样的理念。我们需要提高预测能力。如果你有成千上万个设计，你可以创建一个模型库，然后在设计的每个里程碑阶段——无论设计完成了 90% 还是 60%——你都应该能够创建模型，完成设计，然后说：‘嘿，这里有四五个铜密度分布方案。这是其中两个最佳方案。’但如果你在流片前一周才告诉我，一个复杂的产品可能会翘曲，或者铜密度变化过大，那就太晚了。”

背面供电技术最早在2nm节点上引入，它增加了制造工艺的复杂性，并增加了晶圆翘曲、变异性和缺陷的风险。“正如台积电和英特尔等公司所展示的那样，这些方法需要先进的晶圆键合、背面减薄以及高精度的正面到背面对准工艺，” Brewer Science高级技术专家Douglas Guerrero表示。“这些新的集成要求显著增加了制造工艺的复杂性，同时也提高了对工艺偏差的敏感性。”

尽管新型晶体管架构首先应用于先进逻辑器件，但这项技术会逐步推广到其他平台。“首个3D效应是通过FinFET技术实现的，而现在随着环栅技术的引入，我们正不断推进创新，朝着全3D晶体管的目标迈进，”三星集团总裁兼首席技术官宋载赫在最近的一次演讲中表示。“三星的逻辑器件率先采用了这些技术，随后同样的方法被推广到DRAM器件，接着是NAND闪存。通过将这些创新推广到这三大基础器件，我们不仅实现了性能的显著提升，还创建了能够为整个公司带来协同效应的库包。”

乍一看，将一个晶体管堆叠在另一个晶体管之上似乎会使横向宽度减少 50%，但实际上减少的幅度要小得多，这是为了给上下晶体管之间的连接，以及 FET 与上方信号线和下方电源线之间的连接留出空间。尽管如此，CFET 仍有望将标准单元高度从约 5T（5 倍接触间距）降低到 4T 甚至更低，具体取决于工艺。这种更高的密度在 SRAM 设计中尤为引人注目，因为它能够实现从 6T 到紧凑的 4F2 结构的转变。

纳米片晶体管的制备流程和优先级：为了形成电流流过的纳米级硅片（沟道），首先需要通过外延工艺生长一层硅/SiGe异质堆叠层，其层数与纳米片的数量相对应。例如，要在3纳米片pFET上形成3纳米片nFET，或反之，至少需要6层硅和5层SiGe。SiGe层是牺牲层，因此需要选择性地去除（也称为沟道释放），留下悬浮的硅桥，而两端的区域则形成源极和漏极。

芯片制造商通过增加层数来提高驱动电流，但这会显著增加工艺复杂性，使得三层晶体管的制造难度远高于两层晶体管。芯片制造商通常将nFET层置于顶部，pFET层置于底部，这样后者就能受益于第一层Si/SiGe堆叠层产生的更大应力，从而提高迁移率。

CFET纳米片沟道宽度在11nm至25nm之间，但厚度仅为几纳米。纳米片被一层薄的高k栅极介质层包围，然后完全被金属栅极包围，这两层均采用原子层沉积（ALD）工艺制备。GAA和CFET工艺的主要区别在于增加了一个中间介质隔离（MDI）区，该隔离区将顶栅与底栅隔离开来。

例如，三星为两种晶体管类型都制造了采用三层堆叠沟道的42nm栅间距CFET，其MDI层叠结构包含三种不同的锗浓度。三星电子研发中心首席科学家黄东厚在最近的一次演讲中指出：“为了能够独立调节n型和p型FET的栅极偶极子和功函数金属，我们在顶层和底层栅极区域之间引入了三个MDI外延层。”[2] 黄东厚表示：“用于垂直栅极图案化的MDI结构是为n型和p型FET分别应用合适的栅极偶极子和金属的关键使能技术。”

MDI是在流体中形成虚拟闸门之后形成的，包括以下步骤：

• 晶圆制备

• 性传播感染形成

• 虚拟门形成

• 底部 S/D 蚀刻

• 底部 S/D 增长

• S/D隔离形成

• 顶级销售/分销增长

• GAA 形成

• 更换金属门

• MOL形成

• 后端集成

台积电则强调了CFET技术的变革性及其带来的诸多选择。“除了尺寸缩放优势外，这种垂直堆叠架构还为灵活的正面和背面引脚访问带来了新的机遇。这些进步从根本上重塑了设计基础架构，从而能够优化互连布线和电源传输策略，”台积电研发路径探索与器件架构开拓总监廖思拉解释道。

工艺流程如下：

• 纳米片堆叠形成

• 性传播感染形成

• 虚拟门图案

• N/P源/漏外延集成

• ILD-0 平面化

• 纳米片切割隔离

• 硅纳米片通道释放

• 栅堆叠和多阈值电压集成

• MOL 和 BEOL 集成

• 背面 MOL 和 BEOL 集成

作为栅极堆叠结构的一部分，台积电采用偶极子图案化工艺，为 GAA 晶体管和 CFET 提供更高或更低的阈值电压调节。在此工艺中，高介电常数栅极介质界面处的超薄金属氧化物偶极子层（例如氧化镧或氧化铝）可在不改变栅极金属的情况下，通过静电作用改变晶体管的功函数。“多阈值电压 (Multi-Vt) 是一项关键的平台技术特性，它允许设计人员通过在同一芯片上混合使用具有不同速度/功耗特性的晶体管（例如，高阈值电压用于低功耗，低阈值电压用于高速）来优化性能和能效。这项功能对于复杂的 AI 和移动设备系统至关重要，”廖先生表示。

由于 nFET 和 pFET 晶体管在不同的硅衬底上具有更高的载流子迁移率（从而实现更高的频率），芯片制造商可以使用不同的衬底来充分优化性能。英特尔为 nFET 选择 (100) 硅（这是通常的做法），而为 pFET 选择 (110) 晶体硅，然后使用层转移法将两者精确连接起来。该工艺首先将器件晶圆临时键合到供体晶圆上，然后将供体晶圆键合到有源目标晶圆上，最后以完美的对准干净地移除供体晶圆。

其结果是，采用(110)衬底上的pFET堆叠在(100)衬底上的nFET上，可实现3倍的有效迁移率增益。在其45nm栅极间距的2×2带状FET中，采用直接背面供电通孔，晶体管共用一个栅极，因此通过晶体管减装来避免与分栅方法相关的复杂性。设计工艺协同优化特性弥补了由此带来的性能损失。

IBM 的 CFET 设计（已授权给 Rapidus 公司）采用了一种略微交错排列晶体管的顺序式方法。与直接垂直堆叠相比，交错排列使得信号线和电源线能够更直接地连接到晶体管。该公司表示，通过将顶部纳米片移动 10 纳米，单元高度降低了 20 纳米。该公司还强调，该设计可利用现有的光刻技术进行图案化，实现底部有源区间距 50 纳米、顶部有源区间距 30 纳米以及栅极切割厚度 20 纳米。这些改进，加上其他连接方式，使得单元高度比目前非堆叠纳米片器件降低了 40%。

通过比较不同架构的工艺窗口，工程师可以确定哪种设计对制造偏差的容忍度更高、缺陷更少、整体性能更佳。“设计工程师通常知道‘这就是我想要的最终器件’，”Ervin说道，“但我该如何制造它呢？这就体现了晶体管制造的独创性和艺术性。仿真是一个很好的起点，因为它使用了基于物理的模型。工程师们正在比较将nFET置于pFET之上，或者反之亦然，并评估不同的集成方案。”

仿真还可以用于优化已定型的技术。Ervin 表示：“目前我们看到很多研究都集中在初始标称工艺流程的基础上，针对每个工艺步骤引入不同的变化，以观察最终结果。我们利用机器学习来绘制标称工艺流程周围的整个空间，从而为每个工艺步骤及其变化范围提供一个工艺窗口。这样，我们就能大致了解设备的性能，例如沉积厚度、外延控制刻蚀深度以及材料选择性等，并将这些信息直接输入到模型中。”

重要的是，IBM 还展示了使用单次曝光实现 21nm 金属线的高 NA EUV 图案化，用自对准光刻-蚀刻-蚀刻多重图案化取代了更复杂的第一代 NA EUV，从而获得了更好的电学效果。

如今纳米片（环栅，GAA）晶体管的主要制造挑战远不止于纳米片的制造。它们还包括在300毫米晶圆上对关键尺寸、间距、释放（SiGe去除）、栅极形成和接触进行极其严格的控制。

此外，尽管许多环栅晶体管采用背面供电，但根据imec的路线图（见图1），所有CFET工艺流程都将采用背面供电。有趣的是，尽管许多专家认为特征尺寸的缩小已经结束，但该路线图表明，金属间距将继续缩小，并采用更高数值孔径的EUV光刻技术，尽管与历史水平相比，缩小幅度较为温和。

图 1：路线图显示，首款 CFET 将于 2031 年左右在 A7 节点上量产，关键尺寸将缩小至 18nm 以下。来源：imec

由于单位面积内的总光子数较低（即散粒噪声），极紫外光刻工艺面临两个直接问题：一是光子吸收率变化；二是线边缘/线宽粗糙度（LER/LWR）；三是随机缺陷。同时，为了实现更高的纵横比刻蚀，图案通常较高，因此图案坍塌也是一个需要关注的问题。

EUV底层可以发挥作用。“EUV底层通过增强光刻胶附着力、减少图案坍塌和提高整体图案保真度，在提升光刻性能方面发挥着重要作用，”Brewer Science公司的Guerrero表示。“先进的底层材料还可以通过改善光刻胶的化学环境和减少随机缺陷，帮助降低线边缘和线宽粗糙度，并在某些情况下降低所需的曝光剂量。”

另一种可以通过蚀刻去除粗糙边缘来解决线边缘粗糙度（LER）和线宽粗糙度（LWR）的技术是离子束蚀刻（IBE）。IBE 将高度准直的离子束加速到光刻胶图案上，并且必须针对该工艺优化离子束倾斜角。

EUV光刻和蚀刻涉及多层优化。“在图案转移过程中，通常会使用含硅硬掩模。经过EUV曝光和显影后，光刻胶图案会转移到硅硬掩模上，随后转移到下方的碳层上，”Guerrero说道。“由于光刻胶、硅硬掩模和碳层具有不同的蚀刻选择性，因此可以通过选择蚀刻化学方法来精确控制图案转移过程。这种方法可以提高关键尺寸控制、图案保真度和工艺集成灵活性。”

甚至在硅芯片制造开始之前，企业就已经开始利用虚拟化技术来比较各种集成方案。“我看到的真正挑战是，人们往往能够很好地理解平面技术。一旦进入三维领域，就很难追踪正在发生的事情，”Ervin说道。“对于CFET来说，现在是在一个完全不同的堆叠结构之上叠加另一个堆叠结构，这非常复杂。因此，你需要计算机，因为你要努力实现原子级的精度。任何偏差都可能对良率产生巨大影响。”

虚拟制造和工艺数字孪生技术能够显著减少工艺开发过程中实际晶圆的运行数量。“人工智能和机器学习的一个重要应用是创建数字孪生模型，模拟晶圆厂的运行和工艺流程，从而减少成本高昂且耗时的物理实验，”格雷罗说道。

通过比较不同架构的工艺窗口，工程师可以确定哪种设计对制造偏差的容忍度更高、缺陷更少、整体性能更佳。“设计工程师通常知道‘这就是我想要的最终器件’。但我该如何制造它呢？”Ervin说道。“这正是晶体管制造的精髓所在。仿真是一个很好的起点，因为它使用了基于物理的模型。工程师可以比较将nFET置于pFET之上，或反之亦然，并评估不同的集成方案。”

仿真还可以用于优化已定型的技术。“我们现在看到很多研究者对以下方法感兴趣：首先确定初始的标称工艺流程，然后针对每个工艺步骤引入不同的变化，以观察最终结果，”Ervin说道。“我们利用机器学习来绘制标称工艺流程周围的整个变化空间，从而为每个工艺步骤及其变化范围提供一个工艺窗口。这样，我们就能大致了解设备在沉积厚度、外延控制刻蚀深度以及材料选择性等方面的能力，并将这些信息直接输入到模型中。”

语言模型也可以被应用。“人工智能为我们探索这个领域提供了另一个引擎，”欧文说。“我们可以用它来说，‘我希望我的技术中不会出现这类故障。你能否在流程集成中找到一些方法来解决这个问题，并使之能够量产？’人工智能组件可以回答其中的一些问题。这确实使这个领域令人兴奋。”

CFET架构是半导体行业的一项激动人心的发展，它显著提高了器件密度，同时有望实现50%的性能提升和70%的能耗降低。台积电、三星、英特尔和IBM早期发表的CFET相关论文表明，尽管它们都使用相同的基本工艺工具（如外延、原子层沉积和刻蚀），但工艺流程略有不同。各公司正在权衡采用介质隔离的所谓分栅工艺和采用去粒子化方法以减少寄生效应的共享栅工艺。

尽管我们认为现有的纳米片晶体管（即非堆叠式晶体管）在偏差、翘曲和对准问题方面已接近难以容忍的地步，但CFET器件仍需做得更好。到2031年左右量产时，高数值孔径光刻技术将更加成熟，流程也将更加简化。虚拟制造在探索工艺路径和提高良率方面可能会比现在发挥更加重要的作用。

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