Chiplet，越来越重要

随着新技术与现有工艺的融合以及长期研究项目走向主流，芯片变得越来越大、模块化程度越来越高、功能也越来越强大。

多芯片组件（chiplet）和异构集成正在成为尖端服务器和高端边缘设备的标准配置，这迫使长期以来建立的设计和制造流程发生广泛变化，同时也推动了一系列创新和使能技术的发展，其中许多技术仍在开发中。

推动这一期待已久的转变的主要因素是，无法在单个光罩大小的芯片上集成足够多的晶体管，以满足数据密集型人工智能工作负载的性能需求。过去，性能的提升是通过缩小数字逻辑尺寸来实现的，这使得在给定的芯片面积内可以容纳更多的计算能力。但是，对更快处理速度的需求远远超过了晶体管和导线尺寸的缩小能力，由此产生的性能差距是缩小芯片尺寸无法弥补的。

智能体人工智能的快速普及只会让问题更加复杂，因为它不再仅仅是增加更多相同的GPU（生成式人工智能的核心组件）。智能体人工智能除了GPU和各种加速器之外，还需要CPU来协调智能体在高度定制化、不断变化的工作负载中的行为。其结果是需要处理如此多的变量和选项，以至于甚至需要人工智能来验证芯片架构，并确保设计出的芯片在集成到更大的异构系统中时仍然可制造、可测试且具有相关性。

“作为一个行业，我们正踏上一段充满非凡机遇的旅程，” Lam Research先进封装技术总监Prahalad Parthangal在近期举行的SEMI战略材料大会上发表讲话时表示。“人工智能就像一股浪潮，席卷着多个行业。每一个新模型、每一个新应用都对我们的芯片提出了更高的要求。随着大型模型训练、实时推理的扩展，以及边缘人工智能传感器部署的激增，每个器件的硅含量及其复杂性都在呈指数级增长。”

许多工程团队的目标是每瓦性能至少提升两个数量级。要实现这一目标，芯片行业需要彻底重组。这包括扩大处理面积（目前这主要依赖于芯片组和先进封装技术），以及出于功耗考虑而持续缩小逻辑电路尺寸。此外，尤其是在人工智能向边缘端发展的过程中，很可能还需要采用内存内、近内存和传感器内预处理技术来减少需要处理的数据量；采用更小的语言模型，利用更具针对性的数据更快地得出结果；以及对所有语言模型进行量化和剪枝。

“逻辑计算能力的扩展正日益从单芯片器件转向异构集成芯片架构，”帕尔坦加尔说道。“就系统或封装的每个部分所需的创新速度而言，情况截然不同。每一代产品，日益增长的复杂性都要求我们创新研发新材料、新架构和新封装技术，这些技术体积越来越大，也越来越先进。”

 顾名思义，Chiplet 的最初理念是将单个芯片分割成更小的芯片，以提高良率。2011 年，Xilinx 推出的平面 Virtex-7 芯片正是基于这一理念，该芯片由四个 Chiplet 连接到一个中介层构成。但自那时以来，重点已经发生了变化。

如今，许多芯片的尺寸已达到或接近完整光刻掩模尺寸，通常通过某种类型的中介层、基板和/或基于 2.5D 或 3.5D 架构的一个或多个桥接器与其他芯片和存储器连接。为了容纳更多芯片并实现更高的性能，中介层的尺寸也在不断增大。事实上，如今代工厂和封装厂在谈到光刻掩模尺寸限制时，通常指的是尺寸更大的中介层，而不是最大光刻曝光量（EUV 光刻的最大曝光量固定为 858mm² ）。

日月光半导体（ASE）企业研发副总裁洪春平（CP Hung）在SEMI战略材料大会上表示：“光罩尺寸确实在大幅增加。目前我们已经达到了5.5倍，9倍、12倍和40倍也指日可待。对于所有先进封装，我们最初都采用2.5D光罩，但人们纷纷表示，‘哇，这种设计成本太高了，因为所有器件都位于中间层之上。那可是巨大的中间层啊！’”

更大的中介层，更高的成本。

来源：ASE/SEMI战略材料会议

这就解释了为什么2.5D技术的应用主要集中在大型数据中心。可部署在数万台服务器中的定制化多芯片封装技术能够实现规模经济，但它并不适用于其他应用场景。我们需要通过持续不断的创新来降低成本，这些创新必须在芯片上得到验证，并且最好能够集成到现有的制造和先进封装工艺中。

过去，这些成就大多是通过数十家公司共同参与制定的《国际半导体技术路线图》（ITRS）实现的。但这项工作在2015年终止，因为人们逐渐意识到，平面器件微缩已无法在功率、性能和面积方面带来足够的提升。次年，IEEE《国际器件与系统路线图》（IRDS）取而代之，该路线图开始关注从封装方案到新材料、量子计算、良率提升和光刻技术等各个方面。

其中一些努力目前进展顺利，并与其他努力相融合，这是实现规模经济而非仅仅依靠一家公司所必需的步骤。关键不在于开发单一芯片或技术，而在于开发可扩展至整个芯片行业的通用方法和流程。这正是规模经济发挥作用的地方。例如，有机和玻璃中介层是硅中介层的廉价替代品，但创新之处在于处理这些材料和工艺所需的稳定性和可靠性。

中介层替代方案逐渐获得认可，但验证和整合这些变革需要时间。芯片行业极其厌恶风险，因为晶圆厂（或更糟糕的是，现场）的故障成本极其巨大。早在2010年，整个行业就开始研究有机中介层，将其作为硅的低成本替代方案，但由于热膨胀系数不匹配、柔性材料的处理问题以及密度远低于硅等原因，有机中介层的发展较为缓慢。

同样，佐治亚理工学院教授 Rao Tummala 和 Venky Sundaram 早在 2011 年就开始研究玻璃中介层，但直到最近几年，玻璃才被讨论作为硅中介层的替代品。玻璃的主要问题是其脆性，这在钻孔连接多层时需要格外注意。但玻璃的寄生效应比硅少，而且非常平整，这在先进封装中至关重要。

完全跳过中介层，直接在高密度扇出网络中通过重分布层 (RDL) 布线是另一种选择，但直到最近，这种方案的缺点是互连密度显著降低。集成桥接器可能会改变这种情况，因为桥接器提供的连接数量比单独的 RDL 多。

“你可以使用三层、六层或九层，甚至还有高达十二层和十五层的原型，”日月光的洪先生说。“目前有很多关于用桥接层取代这些高密度多层RDL的讨论，这样其余密度较低的扇出部分就只需要一层或三层RDL就能处理。”

利用桥接电路提高扇出电路的性能（右上）。

来源：ASE/SEMI 战略材料会议

 封装领域最棘手的问题之一是散热，随着封装内逻辑密度的增加以及大型数据中心逻辑利用率达到 70% 到 80%，散热问题尤其具有挑战性。作为参考，千禧年之交服务器的利用率仅为 5% 到 15%，当时的散热仅需风扇即可。

如今，没有任何一种单一的方法能够完全控制芯片的散热，因此芯片制造商必须从一系列方案中进行选择，包括服务器机架和芯片内部微通道的液冷、直接冷却、冷板、浸没式冷却、蒸汽帽和TSV烟囱。如果这些方法仍然不够，还可以采用某种限流技术，例如棋盘格技术，即每隔一个晶体管或晶体管组开启或关闭一个晶体管。

一种新方法将上述几种冷却方式结合起来，形成两相冷却系统。在这种系统中，低沸点的非导电液体在闭合回路中流过冷板。液体沸腾成蒸汽，然后冷凝回液体。

“两相冷却技术即将到来，它将显著降低散热界面阻力，”安靠科技（Amkor Technology）高级副总裁兼业务部门主管大卫·麦肯（David McCann）表示。“冷却介质内部的液体会沸腾蒸发，从而保持恒温。同时，湍流的产生有助于散热，热量会被冷却介质吸收。这是下一个重大变革。散热是一项巨大的挑战，因为这些模块的功耗正在飞速增长。我们在测试过程中启动不同部件时就能感受到这一点。这需要我们、设计测试程序的客户以及制造商之间的协作。他们会在不同的时间启动芯片的不同部分，以避免散热问题导致测试能力不足。测试程序必须经过精心设计，才能涵盖所有这些因素。”

更优化的布局规划也能有所帮助。“通过多物理场建模，在布局规划过程中，如果设计出现偏差，我们就能非常有效地提前检测出热点区域，并告知芯片‘你可能需要重新排列一下。注意这里。’建模技术也得到了极大的改进。”英特尔封装测试技术开发部门半导体研发副总裁拉利塔·伊曼尼 (Lalitha Immaneni) 表示。

此外，目前正在进行的研究数量庞大，旨在进一步简化和降低不同流程的风险。

“散热团队正在研究各种散热方式，包括集成式散热器和直接涂覆在IHS顶部的新型材料，”Immaneni说道。“机械翘曲和散热将是最大的难题。业内人士正在讨论液冷和导热界面材料。但与此同时，合理的布局设计也将有所帮助。”

 并非所有堆叠都是垂直的。IBM 研究院开发了一种混合堆叠方式，利用斜面边缘和更少的金属布线，以一定角度堆叠晶体管。这种方式提高了晶体管密度——性能提升 50%，能效提升 70%，SRAM 容量增加 40%。该公司预计将于 2030 年代初开始采用这种方式进行生产。

采用“纳米堆叠”方法的斜面设计。

来源：IBM 研究院

IBM研究院全球半导体研发副总裁卜慧明表示：“我们相信，通过为nFET和pFET、顶部FET和底部FET引入不同的衬底，并结合标准单元库的布局创新，我们将首次实现三轨（3T）库设计。此前从未有人做到过这一点。目前业界最佳方案是五轨，然后是四轨，再往后是三轨。这是一项关键创新。”

5T 设计主要用于 2nm 及以下的 GAA FET。它们兼顾了布线性和面积密度，常用于 3nm 和 2nm 设计。3T 由于单元高度更低、尺寸更小，因此具有更高的密度。3T 的挑战在于由于材料尺寸非常小，电源轨之间容易出现漏电，但 IBM 声称已经解决了这个问题。

“第二项创新在于顶部 FET 和底部 FET 的材料创新，”Bu 说。“这为提升性能的诸多创新打开了大门。此外还有第三项创新。如果你考虑一下标准的堆叠设计，你可以从上到下访问晶体管的两侧。但如果晶体管像 CFET 那样排列，你就无法做到这一点。你只能访问顶部晶体管的顶部和底部晶体管的底部。其他所有东西都必须横向走线，这会占用布局空间，浪费设计效率。我们可以在晶圆的两侧都进行信号布线和电源布线。我们至少拥有三代纳米堆叠技术，而无需堆叠更多层。”

Bu表示，堆叠层数至少可以增加到四层。这将需要更复杂的热通道设计，通过结合液冷微通道和导热通孔来实现，可能还需要一种导热性更好的新型基板材料。

“以前，最先进的设计是通过设计技术协同优化实现的，”Bu说道。“但这还不够。我们需要将机械和热力学因素纳入考量。机械性能不能事后补救，它必须成为技术的一部分。机械稳定性和导热性是亟需实现的关键创新。我们正在与EDA合作伙伴共同研究如何设计某些特定功能。”

IBM 亚纳米技术中的原子计数。

来源：IBM 研究院

尽管芯片组件（Chiplets）自 2011 年起就已应用于量产芯片，但其普及速度却十分缓慢——并非缺乏关注。2017 年，美国国防高级研究计划局 (DARPA) 资助了通用异构集成和知识产权重用策略 (CHIPS) 项目，旨在利用标准化组件缩短开发周期。

但将芯片集成到先进的封装中远比拼乐高积木复杂得多。迄今为止，几乎所有采用芯片的设计都是定制的。除了标准I/O和高带宽内存之外，尚未出现成功的商用芯片市场。这并未降低对芯片的需求，但却限制了其应用范围，使其仅限于大型系统公司，这些公司在人工智能数据中心部署高度定制的版本。

“我们研究过芯片组（chiplet），乍一看，它似乎是完美的理想架构，” Arm公司云AI客户工程副总裁Robbie Williamson说道。“它们之间有通信标准和联盟。但英伟达推行一种方案，我们推行另一种方案，谷歌又推行另一种方案。那么，我们该如何达成共识呢？当你与客户沟通并真正深入研究后，你会发现它的成本远超预期。此外，这种方案的复用性如何？这些问题我们仍在努力解决，整个行业也仍在努力解决。”

根本问题在于，当芯片封装在先进封装中时，每个芯片都需要在其周围物理环境的背景下进行全面表征，以考虑各种物理效应——噪声、热量、振动和电压变化——以及它们将要运行的工作负载。所有这些因素中的任何一个或全部都可能影响芯片的利用率、尺寸以及它们所在系统的整体每瓦性能。

虽然定制芯片始终是最佳方案，但对于大多数应用而言，其成本过高。大型系统公司一直以来都能够通过更高的性能（从而降低每瓦面积）和更快的响应速度来证明这些成本的合理性，而这正是它们的竞争优势所在。但即便如此，它们似乎也面临着成本压力，近期一些公司开始出售专为内部使用而设计的芯片便印证了这一点。这些芯片包括谷歌的TPU、Meta的推理加速器、亚马逊的CPU和AI训练及推理芯片，以及微软的训练和推理加速器。目前尚不清楚这些内部设计与来自其他公司的设计相比表现如何。

宝马、Stellantis、大众、Rivian 和特斯拉等大型汽车公司也一直在开发芯片组架构，以便在其所有车型中使用不同的芯片组选项。与此同时，人们也在讨论是否可以使用更通用的硬件，运行虚拟化层或通用编程接口。

这里面临的挑战在于，芯片只是复杂的多芯片组件中的一个部件，而且芯片的性能取决于其使用环境。芯片的性能会因其使用方式、使用地点和用途的不同而存在显著差异。此外，芯片所在的系统需要某种数据发送、接收和访问优先级机制。

“在构建芯片组时，我们需要与合作伙伴进行大量讨论，” Imagination Technologies产品管理副总裁 Kristof Beets 表示。“你们需要从各个不同的区域传输多少数据？我们如何确保足够的带宽、可接受的延迟，以及最终能够成功运行？如果所有数据都是本地传输，那就太好了，就像普通的 SoC 一样。但如果我们需要三四次跳转才能访问主内存，而每次跳转都需要数百个时钟周期，那就麻烦多了。”

 芯片组件只是多芯片组装中众多相互作用的组件和依赖关系之一。直到最近，管理所有这些组件和依赖关系的唯一方法是采用高度迭代、各自独立且耗时的开发流程。而如今，计算能力的飞速发展改变了这一切，芯片制造商可以利用这些强大的计算能力，以强大的计算能力攻克复杂的设计和制造难题，并将所有步骤端到端地集成起来。

“我们对所建模的物理机制有了更深入的理解，”Lam Research旗下Semiverse Solutions的首席人工智能官兼企业副总裁David Fried表示。“我们不断发现新的物理机制——并且实际上利用这些新机制来提升工艺优势——但我们对这些物理机制及其计算能力的理解已经大大提高。我们用于解决这些问题的计算能力终于达到了可以按小时、按天进行模拟预测的水平。模拟曾经是学术研究的范畴。过去，人们需要花费九个月的时间运行模拟来验证某种机制或效应。而如今，我们只需一个小时就能完成20年前，即使在学术界也难以想象的事情。模拟和虚拟化的加速发展对研发产生了巨大的影响。即使在10到15年前，这都是难以实现的。它需要大量的内存、强大的计算能力以及当时尚未被充分理解的算法。因此，没有人尝试过。”

虚拟晶圆厂加速了工艺开发，同时，各个组件与制造流程的协调也实现了自动化。这催生了一个相对较新的概念，即晶圆厂技术协同优化（FTCO），其在制造领域的作用，正如系统和设计技术协同优化在系统和芯片设计领域的作用一样。

“我们拥有悠久的多物理场求解器应用历史，这些求解器早已融入到技术计算机辅助设计（TCAD）中。如今，出现了两大变化，” Silvaco首席执行官 Wally Rhines 表示。“一是工艺流程变得越来越复杂，因此，如果想要优化任何工艺步骤，就必须测试越来越多的变量。二是周期时间不断延长，如果要生产原型晶圆，就需要在晶圆厂耗费数月时间。大量的开发和分析工作必须在线上进行。我们看到，市场对构建代理模型或机器学习模型、数字孪生模型（无论你怎么称呼它们）的需求巨大，这些模型用于特定工艺流程，然后收集大量数据并构建模型。为了确定某个特定点的温度是否达到最佳状态，你需要执行数百次查询，而且可能还需要查询其他 12 个变量。”

数十年来，一个持续存在的挑战是如何在生态系统中不同参与者之间共享数据，同时又不泄露专有信息。虽然最终取得了一些进展，但这个问题仍未得到彻底解决。“目前的趋势是所有数据都将流向机器学习模型，而生成这些模型需要大量的合成数据。但你还需要用实际的物理数据对其进行校准，”莱恩斯说道。“而物理数据的问题在于，半导体行业内没有人允许其他人查看他们的物理数据。”

 所有这些进展并未改变对器件规模化发展的关注点。传统的规模化方式仍在继续，但这并非唯一的发展路径。事实上，多芯片组件通常包含在不同节点上开发的各种处理单元，其中最先进的节点负责执行优先级最高的计算。

晶体管密度的提升仍然能够提高处理速度，尽管其提升幅度不如以往仅依靠尺寸缩放来提升速度时那么显著，但它确实缩短了信号传输到SRAM的距离，这对于L1/L2缓存至关重要。问题在于SRAM本身无法缩放，而且也没有其他类型的存储器能够与之媲美，因此需要对存储在SRAM和片外DRAM中的数据进行优先级排序。这降低了通过缩小器件尺寸来提升性能的幅度，但尺寸缩放仍然能够降低每个节点的功耗，这对于计算密集型人工智能尤为重要。

在2纳米及以下工艺节点，问题会更加复杂。工艺偏差、电路老化速度加快、对噪声和电压波动更加敏感，以及更难控制的栅极漏电，都使得管理难度大大增加。而这仅仅是开始。

Synopsys工程副总裁 Kostas Adam 表示：“这些挑战本质上是 3nm 和 4nm 节点的更严峻版本，在 2nm 及以下节点更是被放大。其中一个挑战是处理每个掩模所需的计算量——计算掩模上需要呈现的内容。这给制造环节带来了巨大的新难题。从晶圆厂的角度来看，他们需要实现极高的良率，这在先进节点上更加困难，而且他们还需要尽可能降低成本。如果能够避免大量的多重曝光，就能降低成本和复杂性，简化制造流程。但如果无法避免，那么节点越先进，就需要越多不同的技巧。”

在整个生产流程中，精度都至关重要。“另一个关键因素是能否精确地达到你想要制造的尺寸，”亚当说道。 “这变得更加具有挑战性，因为你仍然在使用相同的硬件，或者说几乎相同的DUV和EUV工具，这些工具与7纳米、5纳米和4纳米工艺所用的相同。现在，很多工作都集中在进行更繁重的计算和优化，以计算出最佳掩模，这样当你把它放入扫描仪时，就能获得最佳工艺窗口。而如果获得了良好的工艺窗口，就能立即提高良率。在我的团队里，我们每天都在研究如何实现下一代工艺节点所需的更高级的计算和优化，并努力控制计算成本，坦白说，这成本相当惊人。计算一个完整光罩尺寸的芯片，大约需要100万CPU小时。对于像中间金属层掩模这样相对难处理的层，也需要100万CPU小时。如果你有10个或20个这样的难处理层，那么每个产品就需要2000万CPU小时。所以，如果你是一家代工厂，每月要处理10个产品，您说的是每月 2 亿 CPU 小时，也就是每天 650 万 CPU 小时。这意味着您的数据中心大约需要 30 万个核心，按每个机架 15 千瓦的功耗计算，这相当于数据中心大约需要 120 个机架。所以我们面临的是极其庞大的计算量，而且预期您需要更高的精度，但又不能增加上一代产品的计算成本。

 好消息是，所有这些问题都有或将有一种或多种解决方案。目前已有大量方案可供选择，而且还有更多方案正在研发中。短期内，其中一些方案的可用性可能取决于晶圆厂和封装产能，这将限制能够获得先进节点技术的公司数量，但这种情况将在未来五年内得到改善。

从长远来看，关键问题不在于尖端技术能否普及，而在于行业将如何以及在何处运用众多选择，而这些选择会因地区、市场细分和工作负载的不同而存在巨大差异。人形机器人的半导体需求与数据中心或智能手机截然不同，而中国人工智能数据中心和美国人工智能数据中心对功耗的关注点也会大相径庭。

拼图碎片越来越多，组合方式也越来越多，使用方法也越来越多样，而且在未来几十年里，这些选择只会越来越多。

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