HBM堆叠，越来越难！

DRAM（动态随机存取内存）正承受着巨大压力，而由此产生的连锁反应正在影响整个芯片行业。

受大型系统公司对“更快实现内存数据读写”需求的推动，三大 DRAM 厂商——美光（Micron）、三星（Samsung）和 SK 海力士（SK hynix）——正在一系列日益复杂的权衡取舍中艰难博弈。迄今为止最好的解决方案是在 HBM（高带宽内存）模块或“立方体（cube）”中堆叠更多层数。然而，每增加一层都会带来全新的挑战，其中一些至今仍未解决。

为确保 HBM 封装高度不超标，增加堆叠层数就必须减薄堆叠中的内存晶圆（die）。但减薄 DRAM 晶圆正在逼近极限——有时甚至是物理意义上的破裂极限。这使得它们在制造和封装过程中更难处理；且堆叠越高，功率密度就越大，穿过整个组装模块的热通路也越长。此外，更薄的晶圆更容易发生弯曲变形（warpage），从而增加了晶圆处理、凸块（bump）对齐以及晶圆键合的难度。

更为棘手的是，针对海量数据处理（尤其是 AI 数据中心）的带宽需求还在不断爆发。硅通孔（TSV）是 3D-IC 模块的主要数据通路，对于支持 HBM 极宽的并行接口至关重要。TSV 数量越多，带宽就越大，这是提升任何 HBM 模块性能的根本所在。但 TSV 也会占用晶圆面积，从而限制了每层实际上能存储的数据量。如果 HBM 模块在 Z 轴（垂直方向）上变高，不仅会增加封装难度，还会使该封装内的散热更加困难——而发热源头往往始于堆叠底部的逻辑晶圆（logic die）。

据业内人士透露，这些问题共同对良率产生了重大影响，进而波及到 DRAM 的整体供应。HBM 堆叠中的 DRAM 晶圆越多，出问题的概率就越高。除了更多的 TSV 和更薄的晶圆外，底充胶（underfill）空洞以及由对准偏差或工艺波动引起的其他结构性缺陷，任何一项都可能让整堆晶圆变成极其昂贵的废料。尽管从根本上讲，HBM 仍在使用与其他类型 DRAM 相同的通用 DRAM 电子元器件技术，但每单位比特（bit）的 HBM 所消耗的硅片和晶圆产能要远高于传统 DRAM。

在 Hot Chips 2026 大会的基调演讲中，市场研究机构 Objective Analysis 的总经理吉姆·汉迪（Jim Handy）指出了导致 DRAM 缺货的三大原因：

• 爆发式的 AI 需求和前所未有的资金投入，推高了对极高速 DRAM 的需求；

• HBM 比其他类型的 DRAM 占用更多资源，导致 DRAM 晶圆的可用量减少；

• 制造产能不足，跟不上无休止的需求增长。

“虽然有这些 AI 投资支出，但为了获得所需的带宽，你依然需要 HBM，因为每个人都希望在自己的处理器芯片上拥有无限大的高速缓存（cache），”汉迪表示，“但这无法实现，于是他们就想：‘弄个超大 SRAM 怎么样？’可那太贵了。所以他们选择了 HBM。HBM 拥有极宽的总线，即使存在一点点延迟（延迟与标准 DRAM 基本相当），也能获得巨大的带宽。”

然而，这种带宽是以牺牲芯片面积为代价换来的。“所有这些晶圆都通过数万个 TSV 相互连接，”三星内存事业部设计团队成员韩相旭（Sangwook Han，音译）表示，“虽然各代产品的大容量都在成功提升，但最核心的动力依然是带宽，因为几乎每一代带宽都在翻倍。为实现更高带宽，我们面临两大瓶颈——晶圆间的 TSV，以及底部晶圆中的 PHY I/O。由于提升 TSV 传输速度相对困难且存在风险，扩展 TSV 数量相对更直接，因此我们一直在增加 TSV 的数量。这种做法的弊端是 TSV 阵列会占用硅片面积，迫使我们不断缩小 TSV 的间距。但与 TSV 相比，缩减 PHY I/O 尺寸要复杂得多。”

图 1：HBM 模块中的瓶颈。

来源：三星内存 / Hot Chips 2026

TSV 占用的面积相当可观。“如果算算每张晶圆能获得的吉字节（GB）容量，HBM 只有标准 DRAM（如 DDR）的三分之一，”汉迪说，“这意味着 HBM 突然之间开始消耗巨量的晶圆，进而导致所有 DRAM 都陷入短缺，因为它们都是在相同的生产线上制造出来的。”

与其他类型的 DRAM 相比，HBM 的独特之处在于，TSV 和外围电路占用了本可用于存储单元的硅片面积。

“区别在于围绕该存储单元技术所设计的工艺、封装和架构，以实现更高的带宽，”美光 HBM 设计架构高级专家拉古·斯里拉马内尼（Raghu Sreeramaneni）表示，“最关键的是极其高效的并行性。可以并行运行的存储体（Bank）数量大幅增加，将数据传输并连接至底部晶圆的数据通路也多得多。HBM3E 在每个 DRAM 晶圆上拥有 128 个 Bank，而 HBM4 则直接飙升至 256 个。显然，所有的 DRAM 晶圆最终都会连接到底部晶圆，由后者构成与 GPU 或 XPU 交互的接口。这其中本质上有两个 PHY：底部晶圆包含一个通过微凸块（microbump）和中介层（interposer）与 XPU 通信的 PHY，同时还有一个将所有 DRAM 连接至底部晶圆的 TSV PHY。”

图 2：系统级封装（SiP）示意图，展示了 HBM（右上）及其与 GPU 和中介层的连接。如果增加 DRAM 堆叠高度使其高于 GPU，将会加大制造难度。来源：美光 / Hot Chips 2026

汉迪解释称，让 DRAM 厂商始料未及的是，他们此前曾处于一个 DRAM 市场增长足够缓慢的阶段，只需通过提升每张晶圆的 GB 容量，就能跟上需求增长的脚步。“尽管大家都在讨论摩尔定律放缓，但每张晶圆的容量增长率此前刚好能满足需求，”他说，“因此没人去追加（新晶圆厂）产能。他们已经超过 10 年没有新建产能了，结果突然之间不得不开始建新厂。”

这并非短期内就能解决的问题。在产能方面，新建一座 DRAM 晶圆厂至少需要几年时间。由于各地区电力、水资源供应、环保法规以及建厂劳工可用性的差异，时间跨度可能会有很大不同。而且目前在建的产能能否满足需求、让 DRAM 价格重回合理区间，依然存在悬念。大多数专家认为，内存需求的增长速度已经超越了计算需求。

“计算能力的扩展大约是每 2 年 3 倍，”斯里拉马内尼表示，“HBM 虽然解决了许多带宽难题并提升了带宽，但它的扩展速度相对滞后，大约是每 2 年 2 倍。因此‘内存墙’依然存在，甚至可能正在恶化。”

图 3：计算需求远超 DRAM 供应能力，迫使数据处理的位置以及所需存储的数据量发生改变。来源：美光 / Hot Chips 2026

单纯在 DRAM 芯片堆叠中增加更多晶圆只会让情况更加复杂。SK 海力士在 16 层堆叠 HBM 上的研发工作揭示了许多关键的制造考量因素。

“目前业内正在讨论将 HBM 立方体的总厚度从 720 微米放宽至 775 微米，”SK 海力士美国公司封装工程副总裁李在植（Jaesik Lee，音译）在他的 Hot Chips 2026 基调演讲中说道，“这大有裨益，因为增加的厚度能带来更多裕量，但与 12 层堆叠相比，我们仍需将单层厚度减薄 10%。此外，我们可以将间隙高度缩小 50%，并减小凸块间距，但这与厚度是两码事。不过这又带来了全新的挑战：一是由于晶圆壁变薄导致的晶圆壁间距问题；二是功率密度和带宽的提升。这引发了热管理方面的挑战，尤其是在封装层面，因为我们需要堆叠更多层的晶圆，而每层晶圆都带有氧化物层，导致整体的氧化物层数量也随之增加。”

将热量向上导出 HBM 模块同样是一项日益严峻的挑战。“想象一下 HBM 立方体，热量是从顶部抽离的，”斯里拉马内尼说，“底部晶圆通常是芯片中发热最严重的部分，因为它承担着最复杂的计算任务，拥有最高速的互连通道，因此底部会产生大量热量。而散热片和冷却系统却远在最顶端。整个立方体内存在热阻，而 DRAM 又非常怕热。如果温度过高，DRAM 的刷新率就会开始影响可靠性。寻找有效的散热解决方案至关重要，我们现在甚至已经到了需要围绕‘散热’来设计架构的地步，而不是像以前那样‘设计完再考虑散热’。”

“我们可以继续在 HBM 立方体和内存解决方案上取得突破以提供更高带宽，但在某个节点，数据终究需要从 HBM 传输到处理器，并进行双向交互，”美光科技的斯里拉马内尼表示，“从工艺技术到电路创新再到中介层技术，这其中存在着极强的相互依赖关系。我们确实需要一些全新的高速 I/O 设计方法。我们正在探索更多针对内存优化的 SerDes PHY，而不是纯粹的原生内存接口。标准 D2D SerDes 的某些特性是否可以针对内存进行优化？光互连（Optics）最终也必然会进入这一领域。此外，考虑到外形尺寸以及各部件的协同方式，中介层本身也在快速演进——无论是容纳更大的系统级封装（SiP）、整合更多 GPU 和 HBM，还是采用不同材料、提升通道带宽以支持更高传输速率。可以说，围绕高速链路正涌现出大量的创新。”

键合技术也将随之演进。“如今绝大多数 HBM 解决方案采用的都是热压键合（TC-BOD）或微凸块技术，”斯里拉马内尼指出，“在未来的某个阶段，势必会向熔融键合（fusion bonding）和混合键合（hybrid bonding）过渡。这些技术能支持单数字微米级极窄间距，从而在封装内传输海量数据。这对散热同样大有裨益，因为堆叠中各晶圆之间的介电层变薄了，热阻也随之降低。”

随着 AI 应用的持续普及，所有这些技术突破都将不可或缺，其影响将从 AI 数据中心一路延伸至边缘端的嵌入式设备。AI 导致需要处理的数据量呈爆发式增长，而随着越来越多合成数据的生成与加入，这一数据规模还将进一步膨胀。最终的解决方案可能在于对这些数据进行更多分布式处理——包括在边缘端开展存内计算（in-memory）与传感内计算（in-sensor），减少从边缘端发送至 AI 数据中心用于生成式和 Agentic AI（智能体 AI）的数据量。

HBM的扩展正在从单纯的内存密度问题演变为系统级难题。随着堆叠晶圆数量的增加，对带宽的要求也将不断提升。这反过来会对晶圆厚度、热量管理以及封装复杂度提出严峻挑战，并且几乎不可避免地会降低良率。

未来的解决方案将依赖新技术与新方法，并且很可能会对数据的存储、处理和削减方式（及其所在位置）带来根本性变革，尤其是在边缘 AI 落地以及基于小语言模型的分布式推理架构日益普及的背景下。尽管前路依然有大量工作要做，但 DRAM 技术在沉寂数十年后，突然重新成为了整个行业关注的绝对焦点。

点这里👆加关注，锁定更多原创内容

*免责声明：文章内容系作者个人观点，半导体芯闻转载仅为了传达一种不同的观点，不代表半导体芯闻对该观点赞同或支持，如果有任何异议，欢迎联系我们。