芯片越大为什么越贵？从缺陷密度到良率

良率是制造完成后合格芯片所占的比例，缺陷密度则描述单位面积内缺陷出现的频度。二者把版图面积、制造波动与成本连在一起。读完本文，你能解释芯片越大为何越容易失效、泊松模型怎样表达这条规律，以及工程上能从哪些位置改善。

不一定。缺陷密度D0通常按单位面积统计缺陷出现频度，但并非每个被检测到的颗粒、凹坑或图形偏差都会让电路失效。缺陷是否致命，还取决于它落在哪一层、尺寸多大，以及是否击中了会造成断路、短路或器件参数越界的版图位置。

因此设计制造衔接中常用临界面积描述版图对某类缺陷的敏感区域。两颗面积相同的芯片，布线间距、通孔冗余和关键结构不同，随机缺陷良率也可能不同。本文先用整颗芯片面积A近似有效敏感面积，只为说明面积趋势。

图1｜在相同随机缺陷环境下，大芯片覆盖的面积更大，命中致命缺陷的机会随之增加；图示不代表具体产品数据。

若假设致命缺陷在晶圆上均匀、彼此独立地随机出现，一颗芯片内致命缺陷的平均数就是D0·A。芯片合格要求其中恰好没有致命缺陷，于是理想泊松模型写成：Y＝exp(−D0·A)。Y是随机缺陷限制下的良率，D0是致命缺陷密度，A是与它采用兼容面积单位的芯片或有效临界面积。

公式直接给出因果链：面积增大 → 平均命中缺陷数D0A增大 → 零致命缺陷的概率下降 → 良率降低。同样地，工艺成熟度提高、D0下降时，良率会上升。这里的指数没有单位，因为D0与A相乘后只是平均缺陷个数。

图2｜理想泊松模型给出的良率趋势，以及面积通过毛芯片数和随机缺陷良率两条路径影响合格裸片成本。

面积增大先减少每片晶圆上的毛芯片数。粗略看，毛芯片数随晶圆可用面积除以芯片面积而变化；实际还要扣除晶圆圆边造成的不完整芯片、划片道和测试结构。芯片越大，能完整排入同一片晶圆的数量通常越少。

接着，较大的A又会降低随机缺陷良率。忽略测试、封装和固定管理成本时，可用一条关系理解方向：单颗合格裸片成本 ∝ 晶圆成本 ÷（毛芯片数 × 良率）。分母中的毛芯片数和良率同时下降，合格裸片成本就会更快上升；这不是说成本只由面积决定，而是说明面积为何具有双重影响。

泊松模型适合建立直觉，但均匀、独立随机的假设常不完全成立。缺陷可能在晶圆局部聚集；光刻热点、系统性设计弱点和工艺偏移会成片影响芯片；还有一些芯片没有明显颗粒缺陷，却因速度、功耗或模拟参数超出规格而在测试中失败。工程预测会采用聚集型模型、临界面积分析和量产统计数据校准。

改进也不只是在制造端降低D0。版图可以减少易受开路、短路影响的临界面积并增加通孔冗余；存储器可用备用行列修复局部失效；架构上可把超大单片拆成较小裸片，再通过Chiplet封装互连。拆分会引入封装良率、互连、功耗和测试成本，所以它是系统权衡，不是免费提高良率。

判断一项方案是否划算，要同时看晶圆毛芯片数、随机与系统性良率、测试覆盖、封装良率及性能约束。面积是关键变量，但制造数据和版图敏感性决定它最终转化成多少成本。

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