新突破!盛合晶微,发布3.3倍硅基2.5D封装技术!



突破超大尺寸芯粒集成瓶颈!盛合晶微 3.3 倍光罩硅转接板技术亮相无锡大会,赋能 AI 高算力封装
据今日半导体媒体消息原创国内 Chiplet 异构集成迎来关键技术里程碑!8 月 31 日,2026 集成电路创新发展大会于无锡隆重召开。会上,国产先进封装龙头盛合晶微正式对外官宣其 SmartPoser®‑Si 硅转接板 2.5D 封装平台取得重大技术升级,成功将光罩尺寸拓展至3.3 倍规格,解锁超大尺寸多芯粒系统集成能力,为国产 AI 大算力芯片的异构封装提供全新技术选项扬子晚报。
自 2022 年 SmartPoser®‑Si 平台实现商业化量产以来,盛合晶微持续迭代硅中介层制造工艺。本次光罩尺寸扩容,代表公司在大型 2.5D 先进封装赛道上完成一次关键性跨越,进一步拓宽了客户定制化封装方案的选择空间。
超大尺寸硅转接板的落地,需要攻克一系列复杂的工程难题。依托高密度 TSV 垂直导通孔、超细微线宽互连两大核心工艺,盛合晶微针对性解决了大尺寸中介层形变控制、多颗芯粒高精度贴装对准、不同芯片材料之间热膨胀系数失配等长期制约超大芯粒集成落地的行业痛点。


赞助商广告展示

在全新的 3.3 倍光罩平台之上,开发者能够在单块硅转接板内部放置更多逻辑芯粒与高带宽存储芯粒,实现高密度异质融合。得益于硅通孔带来的亚微米级互连通道,计算单元和存储单元之间带宽更高、传输延迟更低,同时可以有效降低系统功耗,显著提升整体算力和数据吞吐性能,非常适配 AI 加速器、高性能计算芯片等大算力产品的开发需求。
当前 AI 算力芯片向着芯粒数量更多、集成规模更大的方向演进,传统光罩尺寸已经成为多芯片合封的物理天花板。盛合晶微此次技术升级,打破原有曝光尺寸桎梏,能够充分满足下游客户对于更高集成度、更强算力密度芯片系统的迫切需求。
作为国内少数具备 2.5D/3D 芯粒异构集成规模化量产实力的封测厂商,盛合晶微本次技术成果,极大丰富了 SmartPoser® 完整技术矩阵。下一步企业将持续加码异构集成前沿方向研发,加快下一代先进封装工艺迭代,完善技术生态布局,筑牢国产高端芯粒封装的技术护城河,为国内算力芯片产业链自主升级注入源源不断的动力。



