台积电确认2030年引入 High-NA EUV

多年来，台积电（TSMC）一直试图避免公开谈论使用 0.55 数值孔径（High-NA EUV）高数值孔径极紫外光刻技术的计划，因为该公司的研发人员很清楚如何在不使用单台造价高达 4 亿美元的光刻机的情况下，继续推进制程工艺的发展。然而，台积电不可能永远依赖低数值孔径（Low-NA EUV）系统，因此该公司本周宣布计划从 2030 年开始引入 High-NA EUV 光刻技术。

台积电并未正式透露哪种制程工艺将首次采用 High-NA EUV，但 2030 年这一节点指向了几个可能的候选对象。台积电明确指出，随着晶体管架构复杂度的提升，其制造工艺越发复杂，使用 High-NA EUV 处理的图层数量最终预计会不断增加。这可能意味着未来将对全环绕栅极（GAA）晶体管以及互补场效应晶体管（CFET）进行更复杂的应用与实现。

台积电计划于 2030 年开始使用传统的 6×6 英寸掩模版（Photomask），将 High-NA EUV 光刻机投入量产。随后，公司计划在 2031 年建立一条使用 6×12 英寸掩模版的试点产线，目标是在 2033 年前将 6×12 英寸的 High-NA 光刻系统正式引入先进节点的生产中。

High-NA EUV 光刻机可以实现 8nm 的单次曝光分辨率，而当今 Low-NA EUV 光刻系统提供的单次曝光分辨率为 13nm。然而，在配合传统的 6×6 英寸掩模版使用时，High-NA EUV 光刻机的曝光场仅为 Low-NA 设备的一半，这为超大裸片（Die）的制造带来了挑战。因此，制造大型 AI 加速器的芯片厂商必须要么将多个曝光场拼接在一起，要么采用多小芯片（Multi-Chiplet）设计。但这两条路径各有难题，比如设备生产效率下降和功耗增加等。为了规避 6×6 英寸掩模版的限制，台积电正与阿斯麦（ASML）合作，为 6×12 英寸掩模版的应用铺平道路。

改变掩模版的尺寸并非易事，因为它需要重新调整从 EDA 软件、掩模生产与写入设备，到掩模搬运系统等一切环节，这实际上意味着整个半导体产业链都必须参与到这场变革中。ASML 对这一转型似乎持乐观态度，因为该计划不仅得到了英特尔和台积电的支持，还得到了三星的支持。

ASML 总裁兼首席执行官 Christophe Fouquet 表示：“我们预计 High-NA EUV 的采用率将随着器件微缩路线图的推进而逐步提升。起初将采用现有的 6 英寸掩模，随后在 12 英寸掩模的支持下进一步深化。12 英寸掩模能带来更高的光刻机生产效率，并助力半导体行业满足对更小、更快、更节能芯片的需求。我们对半导体制造商、掩模供应商及合作伙伴对该倡议给予的强有力初始支持感到非常高兴。”

关于台积电使用 High-NA EUV 光刻技术，或许最大的悬念在于哪种制程工艺将率先采用这一新系统。根据目前已知的台积电路线图，A10 或 A11（1nm/1.1nm 级）似乎是为最关键图层采用 High-NA EUV 光刻机最有可能的候选者。台积电最新的战略将其路线图拆分为每年推出的面向消费端的节点（N2、N2P、N2X、A14、A13），以及大约每两年更新一次的高性能节点（2027 年的 A16，以及 2029 年的 A12）。该公司此前已确认，预定于 2029 年推出的 A12 和 A13 将继续依赖传统的 EUV 光刻技术。

鉴于 A13 是 A14 的光学微缩版本，晶体管密度仅提升了 6%（其性能和功耗的提升尚未公布），其在 2030 年的继任者很可能需要带来更显著的提升。因此，有理由推测 A13 的继任者——无论被称为 A11 还是 A10——都将采用更先进的光刻技术，和/或台积电第三代纳米片（Nanosheet）GAA 晶体管，以实现相比上一代显著提高的晶体管密度以及实质性的性能与功耗改善。当然，这些目前仍属于合理推测。

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