半导体巨头官宣三起合作，芯片制造开启新局？

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2026年9月8日，光刻机巨头ASML一日之内连发三则重磅消息，分别宣布与英特尔晶圆代工、三星电子和台积电就高数值孔径极紫外光刻技术达成或深化合作。三份公告同日发出，在半导体行业激起层层涟漪。

与此同时，一个看似基础却至关重要的环节——光掩模，再次回到聚光灯下。这项承载芯片电路图案的“底片”，正经历从6英寸到12英寸的历史性跨越。而三家芯片制造巨头，虽奔向同一方向，却走出了截然不同的节奏与路径。

联盟成形：AI驱动下的三大共识

三份新闻稿虽然主角各异，却透露出高度一致的战略共识。

共识一：向更大尺寸光掩模转型势在必行。 三家公司不约而同指出，半导体行业沿用数十年的6英寸光掩模规格，在High-NA EUV时代已显捉襟见肘。向12英寸或6×12英寸掩模版过渡，将带来三重利好：提升晶圆厂生产率、降低芯片制造成本、消除拼接限制。简言之，这是一场让未来尖端芯片更具成本效益的底层变革。

共识二：AI是这一切的底层驱动力。 英特尔在新闻稿中直言，“制造未来日益复杂的AI产品的公司”需要制造创新；三星强调“AI时代正在改变半导体行业”；台积电则更具体地指出，AI应用所需的日益复杂的晶体管架构，将直接推动High-NA EUV层数的持续增加。AI对算力的渴求，正倒逼制造环节的底层革新。

共识三：生态协作比以往任何时候都更重要。 英特尔提到与掩模制造商、自动化供应商、EDA合作伙伴、材料供应商及半导体制造商紧密合作；三星表示将“与行业伙伴紧密合作”；台积电则与ASML共同发起行业倡议，强调“当行业携手解决复杂问题时，我们能解锁任何单一公司都无法独立实现的可能性”。

节奏分化：先行者、加盟者与发起者

然而，共识之下，三家巨头的战略定位和技术节奏差异鲜明。

英特尔是ASML官方认证的“先行者”。 ASML总裁兼首席执行官克里斯托弗·富凯在新闻稿中直言：英特尔代工一直是行业采用High-NA技术的领军企业之一。从2024年安装首台商用EXE系统，到完成最新一代设备的认证，再到出货首款采用High-NA技术制造的大规模量产逻辑芯片——英特尔已不是“计划”，而是“已交付”。据披露，High-NA已用于英特尔酷睿Ultra 3系列处理器特定层的大规模生产，累计处理超过一百万片晶圆，套刻精度、生产效率和设备可用率均达到预期。

三星是“加盟者”。 新闻稿的表述是“三星将加入行业倡议”，推动下一代12英寸光掩模技术。三星并未主导这一进程，而是以重要合作伙伴的身份参与其中。但其特殊之处在于，它计划在2028年率先将High-NA EUV用于DRAM大规模量产——这是业界首次将High-NA的应用版图从逻辑芯片扩展到了存储领域，进一步证明了该技术已为支持先进存储器和逻辑应用做好准备。

台积电则是“共同发起者”。 新闻稿明确写道：“ASML和台积电宣布发起一项合作倡议，引领半导体行业向更大尺寸的EUV光掩模版过渡。”台积电不是“加入”一个已有的框架，而是与ASML共同搭建了这个框架，承担了定义规则的角色。在时间表上，台积电更为稳健：计划于2030年开始在先进节点的大规模量产中使用High-NA技术，2031年建立12英寸掩模试点线，2033年支持12英寸High-NA光刻系统进入先进节点生产。

技术解码：“大光罩”为何成为AI时代的刚需？

理解这场竞赛，还需回归技术本身。光掩模俗称“光罩”，是芯片制造光刻环节中的“底片”。光刻机发出的极紫外光照射到光掩模上，经掩模反射后投射到硅晶圆，将电路图案“雕刻”出来。一块芯片的性能、功耗和良率，很大程度上取决于光掩模能否精准转移越来越复杂的电路图案。

行业数十年使用的6英寸光掩模，在High-NA EUV面前开始显露物理天花板。一个关键概念是“拼接”：由于6英寸光掩模单次曝光面积有限，当芯片设计过大或图案过于复杂时，需要将图案“切分”到多个掩模区域，通过多次曝光再“拼接”起来。这一过程增加了工艺复杂度，也带来了精度损失和良率风险。。

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