新思科技Shift Left RTL工具体系助力RISC-V处理器设计

RISC


‑V 时代的 RTL 工程新范式

RISC‑V 以其开放、模块化和高度可扩展的 ISA 迅速成为


处理器


设计的重要选择。然而，这种灵活性也带来了前所未有的工程挑战：

指令扩展（M/A/F/D/V/B/Z*、自定义扩展）组合复杂

微架构参数空间巨大（Issue 宽度、ROB 深度、旁路策略、Cache 结构）

功耗、性能和面积（PPA）之间的权衡更早、更难做出正确决策

在传统流程中，RTL 设计阶段主要关注“功能是否正确”，而 PPA 与功耗问题往往要到综合甚至布局布线之后才暴露。对于复杂的 RISC‑V 内核来说，这种“后置发现”的代价极高，往往意味着微架构推倒重来。

因此，业界逐步形成共识：Shift‑Left RTL——将可实现性、PPA 预测与功耗分析尽可能前移到 RTL 阶段，已成为高复杂度处理器设计的必然选择。

在这一背景下，


EDA


解决方案全球领导者新思科技通过 RTL Archi


te


ct（RTLA）与 PrimePower RTL（PP‑RTL）提供了一套“同源、可预测、与签核一致”的 Shift‑Left RTL 工具体系。

Shift‑Left RTL 的核心诉求

在 RISC‑V 处理器设计中，Shift‑Left RTL 的目标可以归纳为三点：

在 RTL 阶段就回答“是否可实现”

提前发现关键路径、拥塞风险和不合理的微架构选择，避免后端反复打反馈回路。

在 RTL 阶段建立可信的 PPA 趋势

不追求绝对值，而是通过高相关性的预测，指导早期架构决策（而非事后解释）。

在 RTL 阶段识别系统性功耗问题

包括


时钟


网络功耗、毛刺（glitch）功耗和切换率异常热点，而这些往往是 RISC‑V 设计中的“沉默杀手”。

新思科技工具体系的独特优势

RTL Architect（RTLA）：物理感知的 RTL 设计系统

RTL Architect 是业界首个真正意义上的“物理感知 RTL 工具”，其核心价值在于：

Predic


ti


ve Engine（预测引擎）

RTLA 的预测模型直接来源于新思科技Fusion Design Platform 的实现引擎，通过“correct‑by‑construction”建模，在 RTL 阶段即可预测时序、面积、功耗与拥塞趋势，并与后端实现保持高度相关性。

从物理结果反向交叉探查至 RTL

设计人员可以从时序瓶颈、拥塞热区或时钟扇出问题，直接定位到对应的 RTL 代码行，极大降低调试门槛。

并行 RTL /微架构探索能力

针对 RISC‑V 的 ROB 深度、Issue 宽度、Lo


ad


/Store 策略等参数，RTLA 支持多方案并行预测，帮助设计团队快速收敛在 Pareto 最优解上。

RTLA 把“物理实现可行性”从后端团队的专属能力，前移为 RTL 设计工程师的日常工具。

PrimePower RTL（PP‑RTL）：签核一致的早期功耗分析

PrimePower RTL 是 PrimePower 功耗分析家族在 RTL 阶段的延伸，其核心优势在于：

同源预测引擎，保证一致性

PP‑RTL 直接复用 RTLA 的预测引擎，使 RTL 功耗估算在方法学上与后续门级 PrimePower 分析保持天然一致性，而非“另起炉灶”的估算工具。

覆盖 RISC‑V 关键功耗维度

PP‑RTL 可在 RTL 阶段分析：钟网络功耗、切换功耗（switching）、毛刺功耗（glitch）和峰值 / 平均功耗，并按模块、层次和实例进行排名分析。

支持向量与无向量场景

设计早期可采用 vectorless “what‑if” 分析，后期引入 RTL


仿真


波形（VCD/F


SD


B），逐步提


高精度


，与项目节奏高度匹配。

PP‑RTL 让“功耗风险”不再等到综合或布局之后才暴露，而是在 RTL 改动发生的第一时间就可见、可定位。

新思科技 RTLA + PP‑RTL 的 Shift‑Left RTL 联合流程

RISC‑V RTL 开发阶段

在 RTLA 中建立 RISC‑V 内核的初始物理感知模型，对关键微架构模块（取指、译码、发射、旁路、LSU、


CSR


）进行 QoR 与拥塞预测以及快速筛除“结构性不可实现”的 RTL 写法。

架构探索与决策阶段

使用 RTLA 并行评估多种微架构组合（如 ROB 深度vs.时钟频率），同时用 PP‑RTL 观察时钟功耗与切换率的系统性变化，并且在 RTL 冻结前锁定 PPA 与功耗趋势。

持续集成（CI）与提交门禁

每次 RTL 提交自动触发 RTLA 快速预测 QoR 漂移和 P‑RTL 早期功耗分析，将 QoR 与功耗“趋势是否异常”作为合入门槛，实现工程化的 Shift‑Left。

RTLA + PP‑RTL 的 Shift‑Left RTL 方法学对 RISC‑V 项目带来的工程价值

实际工程中，RTLA + PP‑RTL 的 Shift‑Left RTL 方法学，能够为 RISC‑V 设计团队带来显著收益：

减少后期重大返工风险

架构缺陷与功耗瓶颈在 RTL 阶段即被阻断，而非


Linux


bring‑up 才暴露。

显著提升 PPA 决策质量

从“经验驱动+后验修复”转向“数据驱动+前瞻决策”。

降低团队规模依赖

通过工具把专家经验固化在流程中，用自动化替代重复试错。

结语

在 RISC‑V 处理器日益复杂、工程节奏持续加快的今天，Shift‑Left RTL 已不再是流程优化选项，而是交付高质量处理器的关键能力。

通过 RTL Architect + PrimePower RTL 的紧密结合，新思科技构建了一套数据同源、结果可预测、与签核强相关的前端工具体系，使 RTL 团队第一次能够在设计最早期就对可实现性、PPA 与功耗风险做出理性、可信的工程判断，帮助开发团队更快交付高质量处理器。