美光放弃的存储技术，三星、SK海力士、长鑫都在做！

10月21日，美光总裁、首席技术与产品官斯科特・德博尔Scott DeBoer在接受日媒采访时称，经过二十余年的技术研判，美光已确定4F²方案现阶段不在其技术规划当中；企业研发重心将持续放在成熟的6F²架构以及新一代 3D DRAM 技术上。

DeBoer解释该决定时表示，DRAM位密度主要取决于电容间距，而不仅仅是单元架构。他还指出，4F²存在一些根本性的扩展限制、更高的制造复杂性和更高的成本。有意思的是，就在这次发言的十余天之前，其余几家同业厂商，却给出了截然不同的判断。

长鑫存储总裁曹堪宇在10月9日第四届集成芯片和芯粒大会上介绍了公司自研的 4F² 架构与垂直环绕栅（VSG）晶体管，表示预计年底推出面向服务器的 DDR5 RDIMM 产品。

三星电子 DS 部门CTO宋在爀在10月14日第28届半导体展（SEDEX2026）上被记者问及“是否也在开发 4F²”时，回答“是的”；被追问进展时，他表示“正在努力推进”。

另据高盛援引的当地媒体报道，SK 海力士已于今年7月通过测试阵列验证了 4F² 相关技术的读写功能。此前，SK 海力士已在2025年6月的 VLSI 会议上，由CTO亲自发布了 4F² 垂直栅平台与3D DRAM路线图。

也就是说，在美光说“不做”的同一时间窗口里，三星、SK 海力士、长鑫三家，分别处在“确认在研”“测试阵列验证”“产品预计年底亮相”的不同阶段。

4F²到底是什么？DRAM 芯片由海量的存储单元构成。业界用“F”来描述单元大小——F 是芯片制造的特征尺寸，单元面积则是F的平方乘以一个系数。

目前的主流方案是 6F²：单元面积相当于特征尺寸平方的6倍。4F² 则把这个系数从6压到4——单元形状由3F×2F的矩形，改为2F×2F的正方形，理论面积缩小约三分之一。

在按面积计算成本的存储行业，这不是一个小数字。三星在其 SSCC 2026论文中报告，采用4F²垂直沟道晶体管加混合键合的方案，在相同设计规则下，每片晶圆可产出的裸片数提升20%以上。行业研究机构Trend Force等对 4F² 架构的密度提升估算为30%–50%。

而推动厂商转向 4F² 的根本原因，是过去几十年，DRAM密度提升主要靠缩小特征尺寸，但平面微缩已逼近物理极限——即使采用最先进的制造设备，也难以继续缩小单元尺寸。改变单元布局，成为新的密度来源。

值得注意的一点是：美光的表态，并非否定3D化的方向，而是在“通往3D DRAM的路径”上与业界主流存在分歧。

业界主流的演进路径是：6F² → 4F² → 3D DRAM。这一判断的逻辑在于，主流观点认为 6F² 难以直接堆叠，需要经过 4F² 实现三项关键技术底座：垂直沟道晶体管、存储阵列与外围电路分离制造（PUC）、晶圆级混合键合。3D DRAM 本质上是在这一底座上的垂直堆叠——用业界人士的话说，“把垂直沟道结构堆叠起来，即构成 3D DRAM 的基础”。

厂商路线图印证了这种承接关系。三星计划将 4F² 连续应用于 10a、10b、10c 三代，到 10d 节点才转向3D 堆叠 DRAM；其 2026 年在 VLSI 发表的 16 层垂直堆叠DRAM，采用的同样是双晶圆加晶圆对晶圆混合键合结构。

美光CTO德博尔的观点则是：“基本物理学的极限最终将引导内存芯片设计走向 3D DRAM，而不是 4F²。”

两种路线存在分歧，但终点一致——3D DRAM。差别在于，一个把 4F² 视为必经台阶，一个选择直接跳过去。

对三星、SK海力士、美光和长鑫存储而言，真正的挑战不是谁率先采用某一种新的技术架构，而是能否将技术方案转化为可规模化制造、具有竞争力且能够持续迭代的产品。随着AI基础设施对高带宽、大容量存储的需求不断增长，DRAM技术竞争也正在从单一的存储单元微缩，走向制程、器件、三维集成和系统协同设计的综合较量。