摩尔定律减速后，算力增长靠什么？答案不是继续死磕制程微缩，而是把芯片拆成芯粒、重新拼起来。集成芯片白皮书 2.0 给了方向：混合键合节距继续向百纳米微缩，光 I/O 芯粒补上中长距互连。算力的第三条路，是面积和集成。


芯粒是什么：把一颗大芯片，拆成几颗小芯片再拼


芯粒（Chiplet）是相对于传统单体芯片（SoC）的概念。过去一颗芯片上集成了所有功能，现在把它拆成若干颗功能不同的小芯片，各自用最合适的制程制造，再通过先进封装拼在一起。好处是：大芯片的良率难题被拆小，不同功能不用挤在同一个制程上。


集成芯片和芯粒技术白皮书 2.0 的核心判断是：面积和集成正在主导算力增长路径。换句话说，当晶体管微缩越来越贵、越来越慢，算力增长的主引擎，正从"把晶体管做小"切换到"把芯片做大、做多、拼好"。


已经在用的芯粒：AMD 和英特尔的成熟样本


芯粒不是纸上谈兵。AMD 的 3D V-Cache 用 SoIC 把缓存芯粒堆在计算芯粒上，已经量产；英特尔的 EMIB 用硅桥连接多颗芯粒，早期 Ponte Vecchio 芯片拆了 47 颗芯粒。这些都是芯粒路线的成熟样本。


台积电的 CoWoS 封装，则是把多颗芯粒并排放在硅中介层上，HBM 和 GPU 就是这么拼的。2.5D 的 CoWoS、3D 的 SoIC，是当前芯粒互连的两条主力路线。


这些案例说明，芯粒已经从"要不要用"变成"怎么用更好"。头部厂商拼芯粒的水平，正在成为芯片竞争力的新分水岭。


混合键合节距继续微缩，芯粒间的墙在变矮


芯粒能不能拼得好，关键在于芯粒之间的互连。白皮书提出两条互补的互连趋势。第一条是混合键合（Hybrid Bonding，铜-铜直接键合、取消焊料凸点）的节距继续向百纳米微缩。当前主流微凸点方案节距在 20 微米到 30 微米量级，混合键合已经能做到 10 微米以下，未来向 1 微米甚至百纳米级逼近，让芯片之间形成数微米甚至亚微米的超短连接。


这条路线把跨芯粒互连的延迟，一步步拉近到片内互连的水平。延迟降下来了，芯粒拼出来的芯片，才能像一颗大芯片一样协同工作。这是芯粒路线能不能真正替代单体大芯片的技术前提。


说白了，芯粒拼装的物理限制，就是芯粒之间的"墙"有多高。混合键合节距越微缩，这堵墙越矮，芯粒就越像一个整体。


光 I/O 芯粒，补上中长距互连的短板


第二条趋势是光 I/O 芯粒。电互连在中长距离上的损耗和带宽瓶颈越来越明显，光 I/O 芯粒用光信号替代电信号，为中长距互连提供低延迟、高带宽的方案。


这两条趋势是互补的：短距离、高密度靠混合键合，中长距离、高带宽靠光 I/O。铜和光协同，而不是谁取代谁。这也和台积电 COUPE 平台的思路一致——把硅光芯片、逻辑芯片、SoIC、CoWoS、光学引擎整合到统一封装里。


对数据中心来说，GPU 之间的互连带宽和功耗，正在成为比单颗 GPU 算力更紧的瓶颈。光 I/O 芯粒要解决的，正是这个 GPU 之间的"数据大动脉"问题。


市场规模：封装的钱，正在流向芯粒


Yole 的测算指向同一个方向：先进封装市场未来几年会以两位数增速扩张，其中 2.5D/3D 封装是增长最快的部分。芯粒互连的需求，正在把封装从"成本项"变成"性能项"。


具体到环节，混合键合设备的采购、光 I/O 芯粒的设计、硅中介层的产能，都在被这个趋势拉动。谁在这几个环节有卡位，谁就吃到了算力增长第三波的红利。封装环节的话语权，正在从"代工附庸"走向"性能主角"。


算力增长的接力棒，正在从制程交到封装手里


把趋势收拢，能看到一个清晰的信号：算力增长的接力棒，正在从制程交到封装手里。过去十年，算力靠制程微缩撑着；未来十年，制程微缩还在，但增速放缓，真正拉开差距的是谁更会拼芯粒、谁更会做互连。


这不是说制程不重要了，而是说制程的天花板越来越明显，而封装的想象空间刚刚打开。白皮书把这个方向说透了：面积和集成，才是下一阶段算力增长的主角。


对产业链里的玩家，这意味着先进封装、混合键合、光互连这些环节，会从"配套"升级成"主战场"。谁在这些环节有积累，谁就站在了下一轮算力竞赛的起跑线上。


芯粒的坎：热、良率、标准，一个都不省心


芯粒路线虽好，但三道坎横在面前。第一是热：多颗高功耗芯粒拼在一起，热密度陡增，散热设计比单体芯片难得多。第二是良率：芯粒互连一次没对准，整颗拼装芯片报废，良率控制是系统工程。第三是标准：芯粒之间的接口协议还没完全统一，各家各做各的，生态碎片化。


这三道坎决定了芯粒不会一蹴而就。它是一条渐进的路：先从同构芯粒（一样的芯片拼一起）起步，再走向异构芯粒（不同功能的芯片拼一起），最后才是真正灵活的"芯片乐高"。每一步，都是在热、良率、标准上一点点啃。


中国玩家的卡位：封装代工有底子，接口标准要补课


把视角拉回国内，中国在先进封装代工上已经有底子，长电科技、通富微电这些封测厂在 2.5D/3D 封装上有成熟产能。但在芯粒接口标准、EDA 工具、光 I/O 芯粒设计这些更上游的环节，差距还明显。


芯粒竞赛的下半场，拼的不只是"能不能封"，而是"能不能定义接口、能不能设计芯粒"。谁掌握了芯粒之间的连接标准，谁就掌握了这条路的定价权。这是国内玩家需要补的课，也是最大的机会。


对做封装和互连的工程师，三行判断：



  • 芯粒互连是下一轮算力的主战场，混合键合和光 I/O 要一起看。

  • 盯混合键合节距的微缩进度，那是芯粒"墙变矮"的核心指标。

  • 光 I/O 芯粒的卡位，比想象中更早，值得提前布局。


TORCH中科同志——TCB热压键合设备供应商，连续五年信用中国信用领跑荣誉获得者。芯粒拼装的每一步，都落在键合上，中科同志懂这条链路的轻重。